怎样实现ASIC和PCB还有封装的信号完整性
实现asic，pcb和封装的信号完整性
千兆以太网，infiniband，pci express，光纤通道和串行ata等高数据速率应用将继续推动系统带宽越来越高级别，需要为线卡，芯片到芯片路径和交换结构提供高性能互连。将ata，pci或gmii等并行标准纳入串行域允许制造商创建信号数量更少，布线更简单，性能更高的系统。
然而，这种更高的速度性能需要付出代价：信号完整性成为设计工作不仅包括asic，还包括封装和印刷电路板（pcb）。如果没有仔细的设计实践，程序延迟和返工将是不可避免的。上市时间也将受到影响，这可能导致收入损失。
高速信号传输具有快速上升和下降的时间。这意味着所有负载必须被视为传输线而不是简单的集总模型，这使得系统的分析更加复杂。 pcb布局比以往任何时候都更加重要，asic工具流程为其库增加了信号完整性检查，以帮助确保高质量的产品。但是，确保在一些精心布置的高速线路上的信号完整性将在更高的吞吐量，更紧凑的系统和最先进的功能中带来好处。
信号完整性问题
实现高信号完整性需要同时小心地处理多个参数。忽略任何一个关键问题都可能导致不可预测的误码率或不可实现的系统。高速系统中的关键问题是反射和串扰。这些项目中的每一项都会产生不需要的信号或噪声。
终止和反射
反射是由于不正确而在信号路径（或传输线）上传播的不需要的信号（无与伦比）终止。在存在阻抗不匹配的每个点处，将在发送信号的相反方向上产生反射。该信号将添加到主信号，并且可以减小或增加其幅度，并且可能在接收器处引起问题。这在示波器上常见于信号“振铃”或过冲。
在电路中存在不连续的任何地方都会发生阻抗不匹配，例如在引线键合到焊盘连接，引线键合到封装引线框架，或添加组件的asic或pcb上的任何位置。在pcb上，这可以包括诸如电阻器或电容器之类的元件，pcb层之间的通孔，无与伦比的迹线或连接器。
大多数大型网络交换机中的信号路径包括一个线卡（3“到6”的pcb走线），一个连接到背板的连接器，背板本身（20“到30”的pcb走线），一个连接器交换矩阵卡和结构卡本身（pcb跟踪的3“到6”）。凭借高达40英寸的pcb走线和两个连接器，此信号路径难以驱动，需要密切关注设计，以确保信号质量足以创建具有极低误码率（ber）的系统。这是每比特传输的错误数，并且在光纤通道系统中1 x 10 e 12比特中的误差小于一个。
使用内部终端是一种方法帮助驯服反思。在下面的外部端接图中，可以看出驱动器输出在线路终止之前看到了焊盘，键合线和封装特性的负载。由于发射输出驱动各种阻抗和显着长度的若干分量的路径（与信号的上升时间相比），因此将在该线上建立反射，这将增加对原始信号的干扰。正确匹配的终端将阻尼反射，以便随后的反射无关紧要。
图1 - 信号到达外部终端电阻之前的总驱动负载
通过添加内部终端，终止前的路径非常短，因此对驱动器的干扰很小，信号的失真小于外部终端。由键合焊盘，键合线和封装设置的任何反射都将在内部终端电阻上衰减，并且不会再次在线路上发送。内部端接是ic制造商能够从现成的引线键合封装中驱动高速信号的主要原因之一。
为了最有效，高速信号缓冲器应尽可能具有内部端接。例子包括当今流行的高速serdes产品的cml（电流模式逻辑）缓冲器; lvds（低压差分信号）缓冲器;用于fcram（快速周期随机存取存储器）的新存储器接口缓冲器;和rldram（减少延迟动态ram），它使用hstl（高速收发器逻辑）单端信令和片上终结。
图2 - - 从驱动器输出到终端电阻的短路径
串扰
串扰是由于传输线（攻击者）而在附近（受害者）线路上产生的无用信号）。如果串扰足够严重，则可能在受害线上发生错误信令。在大幅度信号线靠近高阻抗未驱动线的情况下，串扰的可能性最高。侵略信号的急剧上升时间将通过寄生电容或互感耦合到受害者迹线中，寄生电容或互感是迹线与分离材料的介电常数之间的分离的函数。
图3 - 导致串扰的影响
串扰效应是攻击者上升和下降时间的函数，距离线之间和信号参考平面的存在。仔细控制这些因素可以最大限度地减少不必要的串扰，从而最大限度地提高信号质量。
在当今的高速信号环境中，需要快速上升和下降时间。系统时钟和系统互连速度不断升级。即使不需要最高速度，当今亚微米工艺的固有高频能力也会出现在许多情况下可能影响信号完整性的上升和下降时间。
限制上升时间（转换速率）一些驱动器是必需的（如在pci缓冲器中），并且在许多情况下，这种能力对于最小化emi（电磁干扰）效应是期望的。压摆率越低，寄生元件的有效阻抗越高，通过不需要的路径传输的信号越少（包括将pcb辐射到空气中）。
使用微带线和带状线架构在高速pc板上，以减少迹线之间的串扰。这些技术将信号迹线与其上方或下方的固体参考平面配对。参考平面可以是任何dc电压，因为串扰是ac效应，因此通常将平面接地或者其中一个电源。
低阻抗参考平面捕获信号迹线的返回电流。该电流产生与信号迹线中的场相对的磁场，并且产生局部限制并随距离快速下降的整个场。微带结构有一个参考平面，而带状线有两个，信号走线两侧各一个（见下图）。
图4 - 显示微带线和带状线架构的pcb横截面视图
在这些系统中，两条迹线之间的距离是他们之间串扰的有力预测因子。在微带系统中，两条迹线之间的串扰大约作为距离的平方而下降，并且与到参考平面的距离成反比（平面与信号迹线越接近，串扰越小）。
带状线系统提供更好的串扰保护，因为有一个额外的参考平面可以进一步限制信号走线产生的场。显然，无论是在pcb还是ic封装上，带状线架构都能提供最佳的串扰性能，但比微带线架构更昂贵。这种权衡在系统设计和集成电路或asic设计中是典型的，可以看出微带封装的成本低于多层高性能带状封装。
另一种屏蔽受干扰线免受干扰线影响的技术是在干扰线之间放置低阻抗走线。类似于参考平面将包含由有效信号迹线产生的场的方式，低阻抗屏蔽迹线还将提供来自信号迹线的返回电流的路径。当微带线，带状线或足够的距离不能使用时，这可以帮助解决串扰。在数量上，其他技术将有所帮助，但在空间紧张的情况下，在受影响的迹线之间运行电源或接地迹线是一件简单的事情（因为它们无论如何都需要存在）。
例如，高速串行器/解串器（serdes）内核可能在敏感接收输入和高速，高幅度发送引脚之间包含信号屏蔽。在下图中，请注意tx和rx线的固定位置以及两个低阻抗电源引脚如何将它们分开。
图5 - 高速serdes引脚排列，显示发送引脚和敏感接收引脚之间的隔离走线
噪声
噪声是系统中任何不需要的信号，它可以通过许多不同的途径生成。串扰是一种方式（如上所述）。其他asic噪声源可以通过电源线（时钟树）和地平面（同时切换输出或sso）进行传输。当系统中的误码率上升时，通常是由于某种形式的噪声导致错误切换。当噪声信号足够大以越过接收器阈值并模仿特意发送的信号时，将发生错误。
电源或数字内核噪声随着电路几何尺寸不断缩小，金属厚度和间距开始限制金属互连走线的载流能力。通过降低亚微米电路的功率要求和导体材料（例如铜互连）的不断改进，可以在一定程度上减轻这种影响。然而，随着几何形状的缩小，结合数百万个附加电路元件的能力确保了功率结构仍然受到应力。关注电源传输结构比以往任何时候都更重要。
电源噪声或数字核心噪声的最大因素是大型数字设计中的时钟树和大型存储器结构。时钟树在切换时会产生大的电流尖峰。成千上万的触发器同时通过开关区域可以汲取足够的电流，瞬间将核心vdd电压拉低。下面的范围照片显示了由时钟树切换引起的数字核心电源噪声。 2.5v电源（4.4％的电源）的噪声幅度约为110mv峰 - 峰值。
图6 - 显示asic数字核心电源电压噪声的示波器照片（峰峰值为110mv）
存储器也可以吸取大量电流。例如，1个读，1个写高密度sram在激活时可能会吸收20maa的平均电流，但在访问时可以吸收高达343maa的瞬时电流。这种“噪声”可能导致敏感模拟电路中断，甚至可能通过改变阈值或电流驱动能力对数字电路产生不利影响。如果电压下降得太低，电路将不再在设计条件下工作，导致性能不佳或可能出现性能不佳。
同时切换输出（sso）
同时切换输出，特别是在具有高电流驱动器的大型总线中，可能会导致芯片上地电位的大扰动。当i/o缓冲器切换时，它们将同时将电流注入封装接地层和芯片衬底。由于封装接地层和芯片衬底中固有的电感和电阻，接地电位实际上会上升。
当缓冲器切换时，i/o电源也会被拉低。这种压缩效应实际上降低了缓冲器看到的i/o电源电压。缓冲器单元上的降低的电压可以导致驱动电流的减小，这增加了传播延迟，增加了上升和下降时间，并且产生了称为“sso推出”的效果。这会导致信号上升沿和下降沿时间移出（或推出），通过“关闭”“数据眼”（波形所包围的清晰区域）来产生时序余量的损失。
在下面所示波形的眼图中（来自lsi logic测试芯片的sstl2信号），效果看起来像抖动（在波形线的水平宽度上看）。一个完美的波形线条非常干净，宽度非常小，上升和下降线交叉。线条更清晰，眼睛越大，从波形中提取正确的数据就越容易。
下面的波形使用信号：功率：地面比为1：1：1。换句话说，对于每个信号引脚（在这种情况下对于每个sstl2缓冲器），有一个i/o电源引脚和一个接地引脚。这个要求显然会导致芯片的大功率和接地开销，但会产生非常干净的信号。下面波形中的抖动测量为两个垂直光标之间的距离，即267ps。
图7 - 从sstl2捕获的眼图带信号的缓冲器：功率：接地比为1：1：1
下一个波形来自数据总线，该数据总线是以8：1：1的sso比率构建的，或者是一对i/o每8个信号的电源和接地。在这里可以看出波形中存在明显更多的抖动。这种差异是由于sso推出造成的。由两个垂直光标测量的抖动为537ps。当使用1：1：1 sso比率时，这是抖动的两倍以上。
图8 - 从sstl2缓冲区捕获的眼图信号：功率：接地比为8：1：1
使用sso比率为4：1：1从总线捕获下一个波形。这表明总抖动为387ps，将值放在其他两个场景之间。在计算整个时序预算时，该sso比率可能允许足够小的抖动，使并行总线接口可行，而不会对器件的引脚数量提出不可能的要求。
图9 - 从sstl2缓冲区捕获的眼图，信号：功率：地面比为4：1：1
解决asic中的信号完整性问题
串扰避免
最小化芯片串扰效应的主要方法是通过正确的构造避免串扰。在asic设计流程中，复杂的软件工具用于通过最小化基于驱动强度，计算的延迟时间和噪声阈值的驱动净长度来帮助减少串扰。串扰引起的影响之一是在受害线上引起的增量延迟。计算由串扰引起的延迟并调整净长度以确保延迟不超过某个值（例如100ps）。
串扰也会在受害线中引起超出噪声干扰接收逻辑元件的切换阈值。基于攻击者/受害者驱动强度和相对位置来检查该效果。如果需要，网络将被缩短并移动，以将串扰效应降低到可接受的水平。
串扰避免也是在层级上完成的，以在上层硬宏（物理上组合在一起的许多相关电路元件）之间产生串扰免疫。这是通过分析在硬宏之间传播的顶层网络，并路由信号以最小化关键净长度并通过确保相邻层上的金属运行正交（垂直）以最小化并行网络长度来完成的。在这个顶层，还确认了最小的块间距，以避免块到块的串扰。
asic设计工具还可以最大限度地减少时钟线上产生的串扰。时钟线上的任何噪声都会表现为减少抖动的余量。由于时钟线遍布整个芯片，它们可能成为许多攻击线的牺牲品，因此必须特别小心。应使用间距或屏蔽来识别和隔离长时钟网。
封装技术
随着片上系统（soc）器件的复杂性增加，选择合适的半导体封装对于确保最佳系统性能至关重要。将整个系统集成到单芯片解决方案中，需要预先考虑封装技术。提供完整的soc解决方案需要ip（知识产权）开发人员和软件包开发人员之间的协同设计方法。
封装设计人员与硅工艺工程师，电路设计师和电气建模/仿真团队携手合作，确保提供完整，功能齐全的产品。增加输入/输出（i/o）数量，信号完整性和信号传输速度的新要求使封装技术成为soc设计的最前沿。
lsi logic利用多层有机基板创建微带和带状线倒装芯片封装结构中的架构。为了最大限度地减少高速差分信号的串扰，采用100欧姆匹配长度的差分走线优化封装。对于高速单端i/o，封装设计可针对50欧姆走线阻抗和匹配长度进行优化，以减少反射和偏斜。与典型的陶瓷封装相比，lsi logic的低介电层压封装允许更少的串扰（参见下面的示波器照片）。
图10 - 由附近导线上的攻击者脉冲产生的受害者封装线上的串扰幅度
电源ir压降
为了最大限度地减少由流经电源线的大电流（由于时钟树，存储器等引起）引起的数字核心噪声，需要创建更大的通路。这将最小化核心供应线的阻力。功率网格ir压降分析将决定功率金属迹线的宽度。如果指示，可以根据需要增加宽度。下图显示了电网。注意非常宽的痕迹。延伸到外围i/o的走线用于信号凸点，而芯片中心的金属用于电源和地。
图11 - asic上宽金属电源和接地网的示例
作为lsi logic asic流程的一部分通过分析电网中的功率带和静态ir压降，验证了配电的稳健性。根据lsi logic电路功率模型分析连接到核心电源的所有网络。使用模拟矢量，计算在电源网格中流动的可能电流，并以图形方式显示结果。
图12 - 以图形方式显示asic电源网格上的电压分布图
瞬时电压下降
为了最大限度地降低核心电源的瞬时电压下降（ivd），可以在芯片上插入电源去耦电容。在lsi asic工具流程中，它们会自动插入到大型存储器实例附近，并且也可以放置在整个芯片中，并提供额外的空间。它们可以在最小化电源ivd或噪声方面产生显着差异。时间偏差也可以插入时钟网络，以帮助分散由数千个时钟节点同时切换产生的瞬时电流要求。这种避免技术有助于降低对片上去耦电容的要求。
示例
电源噪声改善
下面的示波器照片显示的测量值与之前的示波器照片相同，显示了asic上的电源噪声。这里的测量是在对设备进行信号完整性改进之后进行的。去耦电容和改进的电源捆绑有助于将核心电源的ivd从峰值峰值降至110mv至42mv。
图13 - 信号完整性增强后asic的数字核心电压噪声，包括去耦电容和改进的功率捆绑（42mv峰峰值）
结论
基于许多技术世代，众多测试芯片和数百个客户asic的历史，lsi logic创建了一个asic工具流程，其中包含以前在信号完整性分析方面无与伦比的功能。 flexstream流程使信号完整性成为规则而不是例外，并通过避免信号完整性问题而不是修复它们来允许正确的第一次硅。
david chase是一名现场应用工程师，支持高速接口旧金山湾区的lsi逻辑。 chase在asic技术领域的职业生涯始于模拟设计师，自1992年以来一直在该领域支持asic技术。他曾在gec plessey和symbios logic担任过fae职位。由于1998年收购了symbios logic，他加入了lsi logic。
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然而，这种更高的速度性能需要付出代价：信号完整性成为设计工作不仅包括asic，还包括封装和印刷电路板（pcb）。如果没有仔细的设计实践，程序延迟和返工将是不可避免的。上市时间也将受到影响，这可能导致收入损失。
高速信号传输具有快速上升和下降的时间。这意味着所有负载必须被视为传输线而不是简单的集总模型，这使得系统的分析更加复杂。 pcb布局比以往任何时候都更加重要，asic工具流程为其库增加了信号完整性检查，以帮助确保高质量的产品。但是，确保在一些精心布置的高速线路上的信号完整性将在更高的吞吐量，更紧凑的系统和最先进的功能中带来好处。
信号完整性问题
实现高信号完整性需要同时小心地处理多个参数。忽略任何一个关键问题都可能导致不可预测的误码率或不可实现的系统。高速系统中的关键问题是反射和串扰。这些项目中的每一项都会产生不需要的信号或噪声。
终止和反射
反射是由于不正确而在信号路径（或传输线）上传播的不需要的信号（无与伦比）终止。在存在阻抗不匹配的每个点处，将在发送信号的相反方向上产生反射。该信号将添加到主信号，并且可以减小或增加其幅度，并且可能在接收器处引起问题。这在示波器上常见于信号“振铃”或过冲。
在电路中存在不连续的任何地方都会发生阻抗不匹配，例如在引线键合到焊盘连接，引线键合到封装引线框架，或添加组件的asic或pcb上的任何位置。在pcb上，这可以包括诸如电阻器或电容器之类的元件，pcb层之间的通孔，无与伦比的迹线或连接器。
大多数大型网络交换机中的信号路径包括一个线卡（3“到6”的pcb走线），一个连接到背板的连接器，背板本身（20“到30”的pcb走线），一个连接器交换矩阵卡和结构卡本身（pcb跟踪的3“到6”）。凭借高达40英寸的pcb走线和两个连接器，此信号路径难以驱动，需要密切关注设计，以确保信号质量足以创建具有极低误码率（ber）的系统。这是每比特传输的错误数，并且在光纤通道系统中1 x 10 e 12比特中的误差小于一个。
使用内部终端是一种方法帮助驯服反思。在下面的外部端接图中，可以看出驱动器输出在线路终止之前看到了焊盘，键合线和封装特性的负载。由于发射输出驱动各种阻抗和显着长度的若干分量的路径（与信号的上升时间相比），因此将在该线上建立反射，这将增加对原始信号的干扰。正确匹配的终端将阻尼反射，以便随后的反射无关紧要。
图1 - 信号到达外部终端电阻之前的总驱动负载
通过添加内部终端，终止前的路径非常短，因此对驱动器的干扰很小，信号的失真小于外部终端。由键合焊盘，键合线和封装设置的任何反射都将在内部终端电阻上衰减，并且不会再次在线路上发送。内部端接是ic制造商能够从现成的引线键合封装中驱动高速信号的主要原因之一。
为了最有效，高速信号缓冲器应尽可能具有内部端接。例子包括当今流行的高速serdes产品的cml（电流模式逻辑）缓冲器; lvds（低压差分信号）缓冲器;用于fcram（快速周期随机存取存储器）的新存储器接口缓冲器;和rldram（减少延迟动态ram），它使用hstl（高速收发器逻辑）单端信令和片上终结。
图2 - - 从驱动器输出到终端电阻的短路径
串扰
串扰是由于传输线（攻击者）而在附近（受害者）线路上产生的无用信号）。如果串扰足够严重，则可能在受害线上发生错误信令。在大幅度信号线靠近高阻抗未驱动线的情况下，串扰的可能性最高。侵略信号的急剧上升时间将通过寄生电容或互感耦合到受害者迹线中，寄生电容或互感是迹线与分离材料的介电常数之间的分离的函数。
图3 - 导致串扰的影响
串扰效应是攻击者上升和下降时间的函数，距离线之间和信号参考平面的存在。仔细控制这些因素可以最大限度地减少不必要的串扰，从而最大限度地提高信号质量。
在当今的高速信号环境中，需要快速上升和下降时间。系统时钟和系统互连速度不断升级。即使不需要最高速度，当今亚微米工艺的固有高频能力也会出现在许多情况下可能影响信号完整性的上升和下降时间。
限制上升时间（转换速率）一些驱动器是必需的（如在pci缓冲器中），并且在许多情况下，这种能力对于最小化emi（电磁干扰）效应是期望的。压摆率越低，寄生元件的有效阻抗越高，通过不需要的路径传输的信号越少（包括将pcb辐射到空气中）。
使用微带线和带状线架构在高速pc板上，以减少迹线之间的串扰。这些技术将信号迹线与其上方或下方的固体参考平面配对。参考平面可以是任何dc电压，因为串扰是ac效应，因此通常将平面接地或者其中一个电源。
低阻抗参考平面捕获信号迹线的返回电流。该电流产生与信号迹线中的场相对的磁场，并且产生局部限制并随距离快速下降的整个场。微带结构有一个参考平面，而带状线有两个，信号走线两侧各一个（见下图）。
图4 - 显示微带线和带状线架构的pcb横截面视图
在这些系统中，两条迹线之间的距离是他们之间串扰的有力预测因子。在微带系统中，两条迹线之间的串扰大约作为距离的平方而下降，并且与到参考平面的距离成反比（平面与信号迹线越接近，串扰越小）。
带状线系统提供更好的串扰保护，因为有一个额外的参考平面可以进一步限制信号走线产生的场。显然，无论是在pcb还是ic封装上，带状线架构都能提供最佳的串扰性能，但比微带线架构更昂贵。这种权衡在系统设计和集成电路或asic设计中是典型的，可以看出微带封装的成本低于多层高性能带状封装。
另一种屏蔽受干扰线免受干扰线影响的技术是在干扰线之间放置低阻抗走线。类似于参考平面将包含由有效信号迹线产生的场的方式，低阻抗屏蔽迹线还将提供来自信号迹线的返回电流的路径。当微带线，带状线或足够的距离不能使用时，这可以帮助解决串扰。在数量上，其他技术将有所帮助，但在空间紧张的情况下，在受影响的迹线之间运行电源或接地迹线是一件简单的事情（因为它们无论如何都需要存在）。
例如，高速串行器/解串器（serdes）内核可能在敏感接收输入和高速，高幅度发送引脚之间包含信号屏蔽。在下图中，请注意tx和rx线的固定位置以及两个低阻抗电源引脚如何将它们分开。
图5 - 高速serdes引脚排列，显示发送引脚和敏感接收引脚之间的隔离走线
噪声
噪声是系统中任何不需要的信号，它可以通过许多不同的途径生成。串扰是一种方式（如上所述）。其他asic噪声源可以通过电源线（时钟树）和地平面（同时切换输出或sso）进行传输。当系统中的误码率上升时，通常是由于某种形式的噪声导致错误切换。当噪声信号足够大以越过接收器阈值并模仿特意发送的信号时，将发生错误。
电源或数字内核噪声随着电路几何尺寸不断缩小，金属厚度和间距开始限制金属互连走线的载流能力。通过降低亚微米电路的功率要求和导体材料（例如铜互连）的不断改进，可以在一定程度上减轻这种影响。然而，随着几何形状的缩小，结合数百万个附加电路元件的能力确保了功率结构仍然受到应力。关注电源传输结构比以往任何时候都更重要。
电源噪声或数字核心噪声的最大因素是大型数字设计中的时钟树和大型存储器结构。时钟树在切换时会产生大的电流尖峰。成千上万的触发器同时通过开关区域可以汲取足够的电流，瞬间将核心vdd电压拉低。下面的范围照片显示了由时钟树切换引起的数字核心电源噪声。 2.5v电源（4.4％的电源）的噪声幅度约为110mv峰 - 峰值。
图6 - 显示asic数字核心电源电压噪声的示波器照片（峰峰值为110mv）
存储器也可以吸取大量电流。例如，1个读，1个写高密度sram在激活时可能会吸收20maa的平均电流，但在访问时可以吸收高达343maa的瞬时电流。这种“噪声”可能导致敏感模拟电路中断，甚至可能通过改变阈值或电流驱动能力对数字电路产生不利影响。如果电压下降得太低，电路将不再在设计条件下工作，导致性能不佳或可能出现性能不佳。
同时切换输出（sso）
同时切换输出，特别是在具有高电流驱动器的大型总线中，可能会导致芯片上地电位的大扰动。当i/o缓冲器切换时，它们将同时将电流注入封装接地层和芯片衬底。由于封装接地层和芯片衬底中固有的电感和电阻，接地电位实际上会上升。
当缓冲器切换时，i/o电源也会被拉低。这种压缩效应实际上降低了缓冲器看到的i/o电源电压。缓冲器单元上的降低的电压可以导致驱动电流的减小，这增加了传播延迟，增加了上升和下降时间，并且产生了称为“sso推出”的效果。这会导致信号上升沿和下降沿时间移出（或推出），通过“关闭”“数据眼”（波形所包围的清晰区域）来产生时序余量的损失。
在下面所示波形的眼图中（来自lsi logic测试芯片的sstl2信号），效果看起来像抖动（在波形线的水平宽度上看）。一个完美的波形线条非常干净，宽度非常小，上升和下降线交叉。线条更清晰，眼睛越大，从波形中提取正确的数据就越容易。
下面的波形使用信号：功率：地面比为1：1：1。换句话说，对于每个信号引脚（在这种情况下对于每个sstl2缓冲器），有一个i/o电源引脚和一个接地引脚。这个要求显然会导致芯片的大功率和接地开销，但会产生非常干净的信号。下面波形中的抖动测量为两个垂直光标之间的距离，即267ps。
图7 - 从sstl2捕获的眼图带信号的缓冲器：功率：接地比为1：1：1
下一个波形来自数据总线，该数据总线是以8：1：1的sso比率构建的，或者是一对i/o每8个信号的电源和接地。在这里可以看出波形中存在明显更多的抖动。这种差异是由于sso推出造成的。由两个垂直光标测量的抖动为537ps。当使用1：1：1 sso比率时，这是抖动的两倍以上。
图8 - 从sstl2缓冲区捕获的眼图信号：功率：接地比为8：1：1
使用sso比率为4：1：1从总线捕获下一个波形。这表明总抖动为387ps，将值放在其他两个场景之间。在计算整个时序预算时，该sso比率可能允许足够小的抖动，使并行总线接口可行，而不会对器件的引脚数量提出不可能的要求。
图9 - 从sstl2缓冲区捕获的眼图，信号：功率：地面比为4：1：1
解决asic中的信号完整性问题
串扰避免
最小化芯片串扰效应的主要方法是通过正确的构造避免串扰。在asic设计流程中，复杂的软件工具用于通过最小化基于驱动强度，计算的延迟时间和噪声阈值的驱动净长度来帮助减少串扰。串扰引起的影响之一是在受害线上引起的增量延迟。计算由串扰引起的延迟并调整净长度以确保延迟不超过某个值（例如100ps）。
串扰也会在受害线中引起超出噪声干扰接收逻辑元件的切换阈值。基于攻击者/受害者驱动强度和相对位置来检查该效果。如果需要，网络将被缩短并移动，以将串扰效应降低到可接受的水平。
串扰避免也是在层级上完成的，以在上层硬宏（物理上组合在一起的许多相关电路元件）之间产生串扰免疫。这是通过分析在硬宏之间传播的顶层网络，并路由信号以最小化关键净长度并通过确保相邻层上的金属运行正交（垂直）以最小化并行网络长度来完成的。在这个顶层，还确认了最小的块间距，以避免块到块的串扰。
asic设计工具还可以最大限度地减少时钟线上产生的串扰。时钟线上的任何噪声都会表现为减少抖动的余量。由于时钟线遍布整个芯片，它们可能成为许多攻击线的牺牲品，因此必须特别小心。应使用间距或屏蔽来识别和隔离长时钟网。
封装技术
随着片上系统（soc）器件的复杂性增加，选择合适的半导体封装对于确保最佳系统性能至关重要。将整个系统集成到单芯片解决方案中，需要预先考虑封装技术。提供完整的soc解决方案需要ip（知识产权）开发人员和软件包开发人员之间的协同设计方法。
封装设计人员与硅工艺工程师，电路设计师和电气建模/仿真团队携手合作，确保提供完整，功能齐全的产品。增加输入/输出（i/o）数量，信号完整性和信号传输速度的新要求使封装技术成为soc设计的最前沿。
lsi logic利用多层有机基板创建微带和带状线倒装芯片封装结构中的架构。为了最大限度地减少高速差分信号的串扰，采用100欧姆匹配长度的差分走线优化封装。对于高速单端i/o，封装设计可针对50欧姆走线阻抗和匹配长度进行优化，以减少反射和偏斜。与典型的陶瓷封装相比，lsi logic的低介电层压封装允许更少的串扰（参见下面的示波器照片）。
图10 - 由附近导线上的攻击者脉冲产生的受害者封装线上的串扰幅度
电源ir压降
为了最大限度地减少由流经电源线的大电流（由于时钟树，存储器等引起）引起的数字核心噪声，需要创建更大的通路。这将最小化核心供应线的阻力。功率网格ir压降分析将决定功率金属迹线的宽度。如果指示，可以根据需要增加宽度。下图显示了电网。注意非常宽的痕迹。延伸到外围i/o的走线用于信号凸点，而芯片中心的金属用于电源和地。
图11 - asic上宽金属电源和接地网的示例
作为lsi logic asic流程的一部分通过分析电网中的功率带和静态ir压降，验证了配电的稳健性。根据lsi logic电路功率模型分析连接到核心电源的所有网络。使用模拟矢量，计算在电源网格中流动的可能电流，并以图形方式显示结果。
图12 - 以图形方式显示asic电源网格上的电压分布图
瞬时电压下降
为了最大限度地降低核心电源的瞬时电压下降（ivd），可以在芯片上插入电源去耦电容。在lsi asic工具流程中，它们会自动插入到大型存储器实例附近，并且也可以放置在整个芯片中，并提供额外的空间。它们可以在最小化电源ivd或噪声方面产生显着差异。时间偏差也可以插入时钟网络，以帮助分散由数千个时钟节点同时切换产生的瞬时电流要求。这种避免技术有助于降低对片上去耦电容的要求。
示例
电源噪声改善
下面的示波器照片显示的测量值与之前的示波器照片相同，显示了asic上的电源噪声。这里的测量是在对设备进行信号完整性改进之后进行的。去耦电容和改进的电源捆绑有助于将核心电源的ivd从峰值峰值降至110mv至42mv。
图13 - 信号完整性增强后asic的数字核心电压噪声，包括去耦电容和改进的功率捆绑（42mv峰峰值）
结论
基于许多技术世代，众多测试芯片和数百个客户asic的历史，lsi logic创建了一个asic工具流程，其中包含以前在信号完整性分析方面无与伦比的功能。 flexstream流程使信号完整性成为规则而不是例外，并通过避免信号完整性问题而不是修复它们来允许正确的第一次硅。
david chase是一名现场应用工程师，支持高速接口旧金山湾区的lsi逻辑。 chase在asic技术领域的职业生涯始于模拟设计师，自1992年以来一直在该领域支持asic技术。他曾在gec plessey和symbios logic担任过fae职位。由于1998年收购了symbios logic，他加入了lsi logic。
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