新型DSP基站设备超越LTE需求
lte 是无线产业将在今后几年主推的一种 4g 解决方案，它有着许多极高性能目标。这些目标将对技术提供商、设备制造商和服务提供商带来诸多艰巨的挑战。
lte是 3gpp 开发的下一代3g umts无线协议，目的是使蜂窝网络成为基于数据包的全ip网络。在lte的各项指标中最突出的是更高的下行和上行数据速率(分别是100mbps和50mbps)及低的数据包延时(不超过5ms)，而延时对无线voip等新业务来说越来越重要。另外，该技术还必须提供更大的频谱效率、更大的容量和更低的每比特通信成本。
lte在实现这些目标的过程中用到的多个概念将极大地增加该技术的复杂性。与其它前沿技术一样，这些概念包括了下行和上行方向更复杂的调制方案、灵活的信道带宽以及 mimo 架构，这种架构在某些情况下需要多幅天线。另外，lte复杂性的增加将要求基站和手机具有非常强大、灵活和创新的处理能力。
lte在下行链路方向采用ofdm(正交频分复用)调制方案，上行链路则采用ofdm派生出来的sc-fdma(单载波频分多址)方案。上行链路采用sc-fdma是因为它的功放效率比ofdm要高，从而能延长手机电池的使用时间。ofdm相当复杂，它采用了2048个间距为15khz的子载波。这么多数量的子载波增强了ofdm的多径能力，进而提高了它的抗干扰能力、频谱效率和数据速率。
下行和上行链路方向都具有从1.25mhz到20mhz的可调带宽，因而允许lte使用新的和现有的频带。mimo架构有助于lte通过多个信号路径取得高的数据速率。不过需要重申的是，为了控制lte手机的成本，lte的下行和上行链路所采用的调制方案稍有不同。如果手机安装有多幅天线，那么mimo具有将数据速率提高到100/50mbps以上的潜能。
以多核dsp装备lte基站
为了满足lte高度复杂性要求，ti开发出了带嵌入式加速器的tci6487多内核dsp。这些加速器能够满足基带处理中采用的各种2g、3g和4g无线基站标准。tci6487是业界首款具有三个“c64＋dsp内核”的多内核dsp，可提供高达3ghz的dsp处理能力，完全能处理诸如mac和phy处理等lte基带任务。
为了取得lte的较高数据速率，并确保数据包延时小于5ms，tci6487采用了viterbi和turbo协处理器(tcp)来分担主dsp内核的编码/解码负荷。这些协处理加速器可以处理lte正常运行所需的许多运算密集型编码功能。具体来说，tcp2作为一个灵活加速器可支持turbo解码；它不仅支持lte，还支持所有3gpp系列标准。从tci6487的dsp内核卸载turbo解码功能可以释放出更多的处理能力用于mac和phy处理，或者有效的处理余量可用来处理特别高密度的蜂窝基站中更多的用户。
如果基站要满足lte的更高要求，一定程度的灵活性和重配置能力很重要。例如，在低密度的蜂窝网络中，tci6487可以用作单芯片解决方案，其中一个内核专门用于mac处理，其它两个执行phy层收发功能。而有许多用户的高密度蜂窝网络为了充分发挥lte更高数据速率的优势将提出不同的挑战。在这种情况下，可以采用多个tci6487的方案，其中一个芯片执行所有蜂窝的mac处理，而其它芯片用于处理phy的收发任务。在这种方式下，dsp可以专门用于lte下行和上行模式中实现的ofdm或sc-fdma调制方案。
为了利用多内核器件固有的灵活性，需要采用多级片上内存架构。对于tci6487来说，l1内存可配置为缓存或标准的存储器。另外，专用于每个内核的二级内存容量可以有一定的可调性。总共3mb的l2内存可以在三个内核之间平均分配，或者三个内核依次被分配0.5、1和1.5mb。当同时有多个不同的处理需求发生时，这种方法会影响一个复杂lte部署的效率。例如，一个正在处理内存需求较大的任务的内核可能被分配1.5mb的二级内存。
与lte的发展步伐保持一致
为了避免瓶颈，以lte速率通过基站传送数据要求非常高速的i/o用于dsp的数据输入输出。因此，tci6487上的外设包含了串行rapidio(srio)接口。srio可以将器件的灵活性和可扩展性拓展到板级，从而降低电路板的复杂度和成本。
这种双通道srio接口上的每个通道都能达到每秒1.25、2.5或3.125mb(gbps)的数据速率。这种srio接口可以被配置为两个单通道高速专用链路，用于连接电路板上的asic或fpga器件，或连接lte基站背板上的电路板。
在另外一种配置中，srio可以用来互连对等排列或主从架构中的多个dsp。当被配置为芯片间的板载对等连接时，这种专用srio通道可以消除共享总线过载时遇到的瓶颈问题。由于lte能够传送大量数据，这一特性变得非常重要。srio接口的可扩展性和灵活性有助于实现各种架构，包括星型、环形、u形菊花链等(见图1)。
图1：srio支持包含u形菊花链在内的各种对等配置。
用于lte基站上芯片间互连的另外一个选择是千兆以太网交换矩阵。为了实现这个功能，tci6487还集成了千兆以太网接口。
天线接口
在速率较慢的3g和3.5g协议实现中，dsp可以通过asic或fpga上的外部存储器接口(emif)连接天线数据流。但4g lte规范中的较高传送速度和较低包延时需要下一代天线解决方案。幸运的是，至少有两种业界标准的天线接口能够满足lte的速度要求，包括通用公共无线接口(cpri0)和开放基站架构组织(obsai)接口。cpri的链路速率从614.4mbps到2.4gbps；obsai的速率范围从768mbps到3.07gbps。由于cpri和obsai的高数据速率，lte天线数据流可以被直接路由到基带处理器，从而无需使用通常用来连接天线数据和dsp的asic或fpga(见图2)。
图2：基本的3g或3.5g天线架构。
ti的tci6487芯片集成了一个六通道天线接口，是首个可以同时支持cpri和obsai标准的dsp。另外，这个六通道obsai/cpri天线接口可以用来在电路板上配置出许多架构，如星形、环形、u形菊花链、标准菊花链等(见图3)。每条天线接口链路都能支持上行或下行链路模式，最多可支持48条上行链路和24条下行链路数据流。
图3：基于cpri或obsai的最新天线架构允许直接连接背板。
软件环境
一些基础架构oem商正在使用多个tci6487多内核dsp器件开发灵活的多标准基带卡。这种平台允许灵活的实现，这对实验室或现场试验使用的原始lte平台来说非常重要。基础架构供应商喜欢主张多标准平台，因为使用单个硬件平台支持多个标准可减少研发投资，并能加快上市速度。一些基础架构供应商正在使用tci6487多内核dsp开发能够支持wcdma-hspa和lte的平台，也有供应商正在开发能够支持wimax和lte的平台。
有一个易于实现并经完整测试过的lte软件模块库支持tci6487 dsp，这将缩短新的基站上市时间。所有lte的phy功能，包括调制映射、扰码、信道均衡、rach处理等，都已经实现产品化开发，并可作为库模块使用。
此外，其与ti前代无线基础架构dsp的兼容性意味着3g和3.5g wcdma协议中的许多公共功能可以被无缝移植到lte应用。而用于ti公司前代dsp的软件开发工具，如code composer studio，也可用于tci6487芯片，从而为开发人员提供了熟悉且高效的软件开发工具套件。
ti公司第三方供应商virtual logix提供的linux开发环境的加盟进一步简化了tci6487的编程。virtual logix公司的与dsp/bios一起运行的linux内核提供了一个高效的环境，可用于快速开发mac和phy编程算法以及lte使用的其它软件模块。还有第三方供应商提供的硬件开发平台，如commagility公司包含三个tci6487的amc-6487平台，也可用于推进开发速度。
降低功耗
功耗是无线基站需要考虑的一个基本因素。较高的功耗将增加服务提供商的运营成本。不满足基站功耗条件就无法满足lte降低每比特通信成本的要求。
因此与每个dsp都有属于自己的外设接口的分立dsp相比，多内核dsp tci6487可以显著节省功耗。通过将多个i/o接口与三个dsp内核整合到一个芯片上，多内核dsp可以节省外设接口消耗的功率，因为这些接口可以被一个以上的dsp内核共享。
另外，tci6487器件中还实现了ti的smartreflex节能技术。除了传统的节能方法，如电源开关、隔离和电压转移等通过颗粒技术划分器件的电源域外，smartreflex技术还允许设计师同时降低静态和动态功耗，同时仍满足lte的性能要求。smartreflex技术会根据制造工艺和热参数考虑诸如特殊器件硅片特性等因素。这种做法能有效地降低dsp的功率，同时保持tci6487的1ghz性能目标。根据使用的算法，tci6487能成为功效特别高的dsp，其功耗可限制在6w以内。这么低的功率特性允许在单个卡上使用6到8个器件而不致于突破功率预算。这种配置支持基础架构供应商的一个关键目标，即在单块硬件卡上支持3个扇区(或蜂窝)的lte基带处理。
一加手机2拆解 给人一种很扎实的感觉
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lte在实现这些目标的过程中用到的多个概念将极大地增加该技术的复杂性。与其它前沿技术一样，这些概念包括了下行和上行方向更复杂的调制方案、灵活的信道带宽以及 mimo 架构，这种架构在某些情况下需要多幅天线。另外，lte复杂性的增加将要求基站和手机具有非常强大、灵活和创新的处理能力。
lte在下行链路方向采用ofdm(正交频分复用)调制方案，上行链路则采用ofdm派生出来的sc-fdma(单载波频分多址)方案。上行链路采用sc-fdma是因为它的功放效率比ofdm要高，从而能延长手机电池的使用时间。ofdm相当复杂，它采用了2048个间距为15khz的子载波。这么多数量的子载波增强了ofdm的多径能力，进而提高了它的抗干扰能力、频谱效率和数据速率。
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为了取得lte的较高数据速率，并确保数据包延时小于5ms，tci6487采用了viterbi和turbo协处理器(tcp)来分担主dsp内核的编码/解码负荷。这些协处理加速器可以处理lte正常运行所需的许多运算密集型编码功能。具体来说，tcp2作为一个灵活加速器可支持turbo解码；它不仅支持lte，还支持所有3gpp系列标准。从tci6487的dsp内核卸载turbo解码功能可以释放出更多的处理能力用于mac和phy处理，或者有效的处理余量可用来处理特别高密度的蜂窝基站中更多的用户。
如果基站要满足lte的更高要求，一定程度的灵活性和重配置能力很重要。例如，在低密度的蜂窝网络中，tci6487可以用作单芯片解决方案，其中一个内核专门用于mac处理，其它两个执行phy层收发功能。而有许多用户的高密度蜂窝网络为了充分发挥lte更高数据速率的优势将提出不同的挑战。在这种情况下，可以采用多个tci6487的方案，其中一个芯片执行所有蜂窝的mac处理，而其它芯片用于处理phy的收发任务。在这种方式下，dsp可以专门用于lte下行和上行模式中实现的ofdm或sc-fdma调制方案。
为了利用多内核器件固有的灵活性，需要采用多级片上内存架构。对于tci6487来说，l1内存可配置为缓存或标准的存储器。另外，专用于每个内核的二级内存容量可以有一定的可调性。总共3mb的l2内存可以在三个内核之间平均分配，或者三个内核依次被分配0.5、1和1.5mb。当同时有多个不同的处理需求发生时，这种方法会影响一个复杂lte部署的效率。例如，一个正在处理内存需求较大的任务的内核可能被分配1.5mb的二级内存。
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为了避免瓶颈，以lte速率通过基站传送数据要求非常高速的i/o用于dsp的数据输入输出。因此，tci6487上的外设包含了串行rapidio(srio)接口。srio可以将器件的灵活性和可扩展性拓展到板级，从而降低电路板的复杂度和成本。
这种双通道srio接口上的每个通道都能达到每秒1.25、2.5或3.125mb(gbps)的数据速率。这种srio接口可以被配置为两个单通道高速专用链路，用于连接电路板上的asic或fpga器件，或连接lte基站背板上的电路板。
在另外一种配置中，srio可以用来互连对等排列或主从架构中的多个dsp。当被配置为芯片间的板载对等连接时，这种专用srio通道可以消除共享总线过载时遇到的瓶颈问题。由于lte能够传送大量数据，这一特性变得非常重要。srio接口的可扩展性和灵活性有助于实现各种架构，包括星型、环形、u形菊花链等(见图1)。
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天线接口
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图3：基于cpri或obsai的最新天线架构允许直接连接背板。
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有一个易于实现并经完整测试过的lte软件模块库支持tci6487 dsp，这将缩短新的基站上市时间。所有lte的phy功能，包括调制映射、扰码、信道均衡、rach处理等，都已经实现产品化开发，并可作为库模块使用。
此外，其与ti前代无线基础架构dsp的兼容性意味着3g和3.5g wcdma协议中的许多公共功能可以被无缝移植到lte应用。而用于ti公司前代dsp的软件开发工具，如code composer studio，也可用于tci6487芯片，从而为开发人员提供了熟悉且高效的软件开发工具套件。
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降低功耗
功耗是无线基站需要考虑的一个基本因素。较高的功耗将增加服务提供商的运营成本。不满足基站功耗条件就无法满足lte降低每比特通信成本的要求。
因此与每个dsp都有属于自己的外设接口的分立dsp相比，多内核dsp tci6487可以显著节省功耗。通过将多个i/o接口与三个dsp内核整合到一个芯片上，多内核dsp可以节省外设接口消耗的功率，因为这些接口可以被一个以上的dsp内核共享。
另外，tci6487器件中还实现了ti的smartreflex节能技术。除了传统的节能方法，如电源开关、隔离和电压转移等通过颗粒技术划分器件的电源域外，smartreflex技术还允许设计师同时降低静态和动态功耗，同时仍满足lte的性能要求。smartreflex技术会根据制造工艺和热参数考虑诸如特殊器件硅片特性等因素。这种做法能有效地降低dsp的功率，同时保持tci6487的1ghz性能目标。根据使用的算法，tci6487能成为功效特别高的dsp，其功耗可限制在6w以内。这么低的功率特性允许在单个卡上使用6到8个器件而不致于突破功率预算。这种配置支持基础架构供应商的一个关键目标，即在单块硬件卡上支持3个扇区(或蜂窝)的lte基带处理。
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51单片机通过脉宽调制PWM来控制电动机实现调速的设计
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