Vivado创建不包含源文件的IP
有时候我们想参考官方的源码，但是有些ip怎么也找不到官方的源码，具体原因是什么呢？
下面从下面两种vivado创建ip的流程看下具体的原因：
所谓“数字积木”，就是vivado集成开发环境基于ip的 “积木块”设计思想。
vivado中ip定制化流程如下：
来源ug896
ip目录将来自下面的ip统一到一个环境中，这些ip包括xilinxip、第三方ip和用户ip。
基于ip-xact标准，vivadoip封装器工具提供了独一无二的“重用”特性。ip封装器为vivado的任何用户提供了一种能力，即将设计流程任意阶段的一个设计进行封装，然后将该ip作为一个系统级的ip进行使用。
创建不包含源文件的ip
上面建立的ip可以很方便操作一下看到源文件，实际使用过程中ip作为知识产权的成果，设计者并不希望公开ip核的源代码，下面将带你建立一个不包含源文件的ip。
第一步：在操作系统下，执行菜单命令【开始】-【所有程序】-【xilinx design tools】-【vivado2018】点击【vivado2018】，启动vivado集成开发环境。
第二步：在“vivado2018”主界面下，选择“create new project”选项，弹出“new project-createa new vivado project”对话框。
第三步：单击【next】按钮，弹出“new project”对话框。在该对话框中，按如下参数进行设置。
(1)project name：gateip；
(2)project location：xxxtest；
(3)选中“create project subdirectory”前面的复选框。
第四步：单击【next】按钮，弹出“new project-project type”对话框。在该对话框中，按如下参数进行设置。
(1)选中“rtl project”前面的复选框；
(2)其他按默认设置。
第七步：单击【next】按钮，弹出“new project-default part”对话框。在该对话框中,选择器件“xc7k325tffg900-2”。
第八步：单击【next】按钮，弹出“new project-new project summary”对话框。
第九步：单击【finish】按钮。
至此，完成新工程的创建。
接下来添加文件
第一步：【flow navigateor】-【add source】按钮
弹出“add sources“对话框。在该对话框中，单击【add or crete design source】按钮，弹出“add source files”对话框。在该对话框中，定位到xxxxsource路径。
在该路径下，选择gate.v文件。可以看到在“add sources”对话框中添加了gate.v文件，并且注意下面的设置。
gate.v文件
第六步：单击【finish】按钮。
第七步：vivado成开发环境界面左侧的“flow navigator”窗口中找到并展开“synthesis”选项。在展开项中，选择“run synthesis”选项，vivado开始对该设计执行综合过程。
第八步：运行完综合过程后，弹出“synthesis completed”对话框。在该对话框中，选择“open synthesized design”前面的复选框。
第九步：自动打开综合后的设计。在vivado当前设计界面底部的“tel console”窗口中输入“write_edif f:/file/fpga/zynq/test/gateip/ip/gate.edf”命令，将gate.edf文件写到选择的目录下。
创建新的设计工程
第一步：启动vivado集成开发环境。
第二步：在“vivado2018”主界面下，选择“create new project”选项，弹出“new project-createa new vivado project”对话框。
第三步：单击【next】按钮，弹出“new project”对话框。按照实际进行设置即可。
第四步：单击【next】按钮，弹出“new project-project type”对话框。在该对话框中，按如下参数进行设置。
(1)选中“rtl project”前面的复选框。
(2)其他按默认设置。
第五步：单击【next】按钮，弹出“new project-add sources“对话框。在该对话框中，单击【add files...】按钮，弹出“add source files”对话框。在该对话框中，定位到gate.edf文件。可以看到在“add sources”对话框中添加了gate.v文件，并且注意下面的设置。
(1)在该对话框中，选中“copy sources into project”前面的复选框。
(2)target language：verilog。
(3)simulator language：verilog。
第六步：单击【next】按钮，弹出“new project-add constraints(optional)”对话框。
第七步：单击【next】按钮，弹出对话框中，选择器件
第八步：单击【next】按钮，弹出“new project-new project summary”对话框。
第九步：单击【finish】按钮。
至此，完成新工程的创建。
设置定制ip的库名和目录
第一步：在vivado当前工程主界面左侧的“flow navigator”窗口中找到并展开“project manager”选项。在展开项中，选择“settings”选项。
第二步：弹出“settings”对话框。在该对话框左侧的窗口中，找到并展开“ip”选项。在展开项中，找到并选择“packager”选项。在对话框右侧的窗口中，按如下参数进行设置。
第三步：单击【ok】按钮，退出“settings”对话框。
封装定制ip的实现
封装ip的步骤如下所示。
第一步：在vivado当前工程主界面的主菜单下，执行菜单命令【tools】-【createand ip package...】；
第二步：弹出“create and package new ip”对话框。
第三步：单击【next】按钮。
第四步：弹出“create and package new ip-create peripheral，package ip or packagea block design”对话框。在该对话框中，选中“package your current project”前面的复选框。
第五步：单击【next】按钮，弹出“create and package new ip-package your current project”对话框。在该对话框中，按默认参数设置；
第六步：单击【next】按钮，弹出“create and package new ip-new ip creation”对话框。
第七步：单击【finish】按钮，弹出“package ip”提示对话框。
第八步：单击【ok】按钮，在vivado右侧窗口中，出现配置ip参数的界面。如图所示，给出了“identification”参数配置对话框。在该对话框中，按如下参数进行设置。
(1)library:userdefme(与前面声明的库名称一致）。
(2)name：gate
(3)verison:1.0
(3)display name：gate_v1_0
(4)description: 2 input multi_gate with same delay configuration parameter
(5)vendor display name：gpnt
(6)companyurl：空着即可
(7)其他按默认参数设置。
第九步：选择“compatibility”选项。
第十步：弹出如图所示的“compatibility”参数配置对话框，该配置对话框用于确认该ip所支持的fpga的类型
第十一步：单击“file groups”选项，弹出如图所示的“file groups”参数配置对话框
在该对话框中，设计者可以添加一些额外的文件，如测试平台文件。
第十二步：单击 “customization parameters”选项。
看到此时的界面为空的，并没有像前面封装包含源文件ip的时候出现“delay”参数，这是因为“delay”参数对于verilog hdl而言是行为级描述，在综合的时候不起任何作用。所以，在对设计综合后，读者看不到“delay”参数。
第十三步：单击“customization gui”选项，弹出如图所示的“customization gui”对话框。该对话框给出了输入/输出端口，以及带有默认值的参数选项。
第十四步：选择 “review and package”选项，弹出“review and package”对话框，在该对话框中单击【package ip】按钮，如图所示。
第十八步：弹出“package ip”对话框，提不“finished packaging ‘gate_v_l_0’successfully”消息，提示封装ip成功。
第十九步：单击【ok】按钮。
第二十步：在vivado当前工程主界面的主菜单下，执行菜单命令【file】-【close project】，关闭当前的工程。
调用并验证不包含源文件的ip 设计
调用和使用完全和之前的章节一样，这里就不再赘述。
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基于ip-xact标准，vivadoip封装器工具提供了独一无二的“重用”特性。ip封装器为vivado的任何用户提供了一种能力，即将设计流程任意阶段的一个设计进行封装，然后将该ip作为一个系统级的ip进行使用。
创建不包含源文件的ip
上面建立的ip可以很方便操作一下看到源文件，实际使用过程中ip作为知识产权的成果，设计者并不希望公开ip核的源代码，下面将带你建立一个不包含源文件的ip。
第一步：在操作系统下，执行菜单命令【开始】-【所有程序】-【xilinx design tools】-【vivado2018】点击【vivado2018】，启动vivado集成开发环境。
第二步：在“vivado2018”主界面下，选择“create new project”选项，弹出“new project-createa new vivado project”对话框。
第三步：单击【next】按钮，弹出“new project”对话框。在该对话框中，按如下参数进行设置。
(1)project name：gateip；
(2)project location：xxxtest；
(3)选中“create project subdirectory”前面的复选框。
第四步：单击【next】按钮，弹出“new project-project type”对话框。在该对话框中，按如下参数进行设置。
(1)选中“rtl project”前面的复选框；
(2)其他按默认设置。
第七步：单击【next】按钮，弹出“new project-default part”对话框。在该对话框中,选择器件“xc7k325tffg900-2”。
第八步：单击【next】按钮，弹出“new project-new project summary”对话框。
第九步：单击【finish】按钮。
至此，完成新工程的创建。
接下来添加文件
第一步：【flow navigateor】-【add source】按钮
弹出“add sources“对话框。在该对话框中，单击【add or crete design source】按钮，弹出“add source files”对话框。在该对话框中，定位到xxxxsource路径。
在该路径下，选择gate.v文件。可以看到在“add sources”对话框中添加了gate.v文件，并且注意下面的设置。
gate.v文件
第六步：单击【finish】按钮。
第七步：vivado成开发环境界面左侧的“flow navigator”窗口中找到并展开“synthesis”选项。在展开项中，选择“run synthesis”选项，vivado开始对该设计执行综合过程。
第八步：运行完综合过程后，弹出“synthesis completed”对话框。在该对话框中，选择“open synthesized design”前面的复选框。
第九步：自动打开综合后的设计。在vivado当前设计界面底部的“tel console”窗口中输入“write_edif f:/file/fpga/zynq/test/gateip/ip/gate.edf”命令，将gate.edf文件写到选择的目录下。
创建新的设计工程
第一步：启动vivado集成开发环境。
第二步：在“vivado2018”主界面下，选择“create new project”选项，弹出“new project-createa new vivado project”对话框。
第三步：单击【next】按钮，弹出“new project”对话框。按照实际进行设置即可。
第四步：单击【next】按钮，弹出“new project-project type”对话框。在该对话框中，按如下参数进行设置。
(1)选中“rtl project”前面的复选框。
(2)其他按默认设置。
第五步：单击【next】按钮，弹出“new project-add sources“对话框。在该对话框中，单击【add files...】按钮，弹出“add source files”对话框。在该对话框中，定位到gate.edf文件。可以看到在“add sources”对话框中添加了gate.v文件，并且注意下面的设置。
(1)在该对话框中，选中“copy sources into project”前面的复选框。
(2)target language：verilog。
(3)simulator language：verilog。
第六步：单击【next】按钮，弹出“new project-add constraints(optional)”对话框。
第七步：单击【next】按钮，弹出对话框中，选择器件
第八步：单击【next】按钮，弹出“new project-new project summary”对话框。
第九步：单击【finish】按钮。
至此，完成新工程的创建。
设置定制ip的库名和目录
第一步：在vivado当前工程主界面左侧的“flow navigator”窗口中找到并展开“project manager”选项。在展开项中，选择“settings”选项。
第二步：弹出“settings”对话框。在该对话框左侧的窗口中，找到并展开“ip”选项。在展开项中，找到并选择“packager”选项。在对话框右侧的窗口中，按如下参数进行设置。
第三步：单击【ok】按钮，退出“settings”对话框。
封装定制ip的实现
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第二步：弹出“create and package new ip”对话框。
第三步：单击【next】按钮。
第四步：弹出“create and package new ip-create peripheral，package ip or packagea block design”对话框。在该对话框中，选中“package your current project”前面的复选框。
第五步：单击【next】按钮，弹出“create and package new ip-package your current project”对话框。在该对话框中，按默认参数设置；
第六步：单击【next】按钮，弹出“create and package new ip-new ip creation”对话框。
第七步：单击【finish】按钮，弹出“package ip”提示对话框。
第八步：单击【ok】按钮，在vivado右侧窗口中，出现配置ip参数的界面。如图所示，给出了“identification”参数配置对话框。在该对话框中，按如下参数进行设置。
(1)library:userdefme(与前面声明的库名称一致）。
(2)name：gate
(3)verison:1.0
(3)display name：gate_v1_0
(4)description: 2 input multi_gate with same delay configuration parameter
(5)vendor display name：gpnt
(6)companyurl：空着即可
(7)其他按默认参数设置。
第九步：选择“compatibility”选项。
第十步：弹出如图所示的“compatibility”参数配置对话框，该配置对话框用于确认该ip所支持的fpga的类型
第十一步：单击“file groups”选项，弹出如图所示的“file groups”参数配置对话框
在该对话框中，设计者可以添加一些额外的文件，如测试平台文件。
第十二步：单击 “customization parameters”选项。
看到此时的界面为空的，并没有像前面封装包含源文件ip的时候出现“delay”参数，这是因为“delay”参数对于verilog hdl而言是行为级描述，在综合的时候不起任何作用。所以，在对设计综合后，读者看不到“delay”参数。
第十三步：单击“customization gui”选项，弹出如图所示的“customization gui”对话框。该对话框给出了输入/输出端口，以及带有默认值的参数选项。
第十四步：选择 “review and package”选项，弹出“review and package”对话框，在该对话框中单击【package ip】按钮，如图所示。
第十八步：弹出“package ip”对话框，提不“finished packaging ‘gate_v_l_0’successfully”消息，提示封装ip成功。
第十九步：单击【ok】按钮。
第二十步：在vivado当前工程主界面的主菜单下，执行菜单命令【file】-【close project】，关闭当前的工程。
调用并验证不包含源文件的ip 设计
调用和使用完全和之前的章节一样，这里就不再赘述。
漏电保护器的选用/安装
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采用AD6676中频接收器的基站电路方案设计
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