台积电：规划1万亿晶体管芯片封装策略
据报道，台积电在近期举行的iedm 2023会议上制定了芯片封装计划，其中包括提供拥有万亿晶体管能力的封装产品，该计划与早前英特尔所披露的规划相似。然而，需要注意的是，这个万亿晶体管并非指单个芯片封装的总量，而是源于多个3d封装小芯片。尽管如此，台积电仍在全力以赴提高单片芯片的制造潜能，争取开发出含有两千亿晶体管的封装芯片。
为达成此目标，公司正加紧推进n2和n2p级别的2nm制造节点研究，并同步发展a14和a10级别的1.4nm加工工艺，预计到2030年可以实现。此外，台积电预计封装技术，如cowos、info、soic等会不断优化升级，使他们有望在2030年前后打造出超万亿晶体管的大规模封装解决方案。
值得一提的是，台积电在本次会议中还透露他们已全面启动1.4nm级制作流程研发工作。同样，该公司再次确认，按照原定计划，2nm级制造流程将从2025年起进入大规模商业化。
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值得一提的是，台积电在本次会议中还透露他们已全面启动1.4nm级制作流程研发工作。同样，该公司再次确认，按照原定计划，2nm级制造流程将从2025年起进入大规模商业化。
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