Innovus教程：输出用于LVS的Verilog网表文件 各种控制选项
《innovus教程 - 输出用于lvs的verilog网表文件 各种控制选项》
输出用于lvs的verilog网表文件
如何导出verilog网表用于calibre做lvs？
命令：
deleteemptymodule
savenetlist
-includephysicalcell $filler_cell_with_metal
./dataout/$design_name.output.lvs.v
这里的$filler_cell_with_metal主要指的是decap这种有mos管的physical only cell，当然如果有其他的physical only cell，内部有mos管的，也是要加进去的。更多lvs相关细节在网易云课堂视频教程中有讲解。
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扩展1 - 如何/为什么要删除空的module?
有时候网表中可能会有一些空的module（在网表中体现为module下面没有cell或者准确说没有含mos管的有效器件），而它们在版图里面也是不存在的，因此lvs的时候会报source里面能找到，但是版图里面没有找到。为了解决这个问题，可以在导出网表前输入下面的命令来删除这些空module:
deleteemptymodule
扩展2 - 如何在网表中导出某种physical only的cell?
如果design中有任何physical only的cell，它们实际上内部是有mos管的，那么导出网表的时候都需要用-includephysicalcell来把它们导出（这里用变量$po_cells_with_mos来表示），否则会报版图里面能找到它们，而source里面没有的问题：
savenetlist -includephysicalcell $po_cells_with_mos
../ios/$design_name.output.lvs.v
除了前面说过的decap你可以想一想还有哪些内部有mos管的physical only cell需要导出。
扩展3 - 如何在导出的网表中split bus?
如果design里面有macro，比如sram，在sram的.sp网表中所有的pin都是单个bit声明的，那么在导出网表的时候我们必须把bus来flatten成单个的bit，加上选项-flattenbus即可，否则在做完v2lvs之后做lvs的时候会这些bus和pin不匹配的问题。
savenetlist -includephysicalcell $po_cells_with_mos
-flattenbus
../ios/$design_name.output.lvs.v
扩展4 - innouvs是否会把floating的output pin导出到网表？是否影响lvs结果？
......
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输出用于lvs的verilog网表文件
如何导出verilog网表用于calibre做lvs？
命令：
deleteemptymodule
savenetlist
-includephysicalcell $filler_cell_with_metal
./dataout/$design_name.output.lvs.v
这里的$filler_cell_with_metal主要指的是decap这种有mos管的physical only cell，当然如果有其他的physical only cell，内部有mos管的，也是要加进去的。更多lvs相关细节在网易云课堂视频教程中有讲解。
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扩展1 - 如何/为什么要删除空的module?
有时候网表中可能会有一些空的module（在网表中体现为module下面没有cell或者准确说没有含mos管的有效器件），而它们在版图里面也是不存在的，因此lvs的时候会报source里面能找到，但是版图里面没有找到。为了解决这个问题，可以在导出网表前输入下面的命令来删除这些空module:
deleteemptymodule
扩展2 - 如何在网表中导出某种physical only的cell?
如果design中有任何physical only的cell，它们实际上内部是有mos管的，那么导出网表的时候都需要用-includephysicalcell来把它们导出（这里用变量$po_cells_with_mos来表示），否则会报版图里面能找到它们，而source里面没有的问题：
savenetlist -includephysicalcell $po_cells_with_mos
../ios/$design_name.output.lvs.v
除了前面说过的decap你可以想一想还有哪些内部有mos管的physical only cell需要导出。
扩展3 - 如何在导出的网表中split bus?
如果design里面有macro，比如sram，在sram的.sp网表中所有的pin都是单个bit声明的，那么在导出网表的时候我们必须把bus来flatten成单个的bit，加上选项-flattenbus即可，否则在做完v2lvs之后做lvs的时候会这些bus和pin不匹配的问题。
savenetlist -includephysicalcell $po_cells_with_mos
-flattenbus
../ios/$design_name.output.lvs.v
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