FPGA芯片外围电路设计规范和配置过程
小编在本节介绍fpga芯片外围电路设计规范和配置过程，篇幅比较大，时钟的设计原则就有17条，伙伴们耐心读一读。
a. 时钟电路的设计选型需要考虑的因素
系统运行的时钟频率是多少？（可能有多个时钟）是否有内部的时钟管理单元可用（通常是有）？它的输入频率范围（需要查看器件手册进行确认）？尽可能选择专用的时钟输入引脚
图1 参考晶振设计
b. 时钟电路pcb layout设计原则
时钟晶振源应该尽可能放在与其连接的fpga时钟专用引脚的临近位置时钟线尽可能走直线。如果无法避免转弯走线，使用45度线，尽量避免t型走线和直角走线尽量避免同时在多个信号层走时钟线时钟走线尽量不要使用过孔，因为过孔会导致阻抗变化及反射靠近外层的地层能够最小化噪声。如果使用内层走时钟线，要有良好的参考平面，且走带状线时钟信号应该有终端匹配电路，以最小化反射尽可能使用点到点的时钟走线对于时钟差分对的走线，必须严格按照d>2s规则，以最小化相邻差分对间的串扰确保差分对在整个走线过程中的线间距恒定确保差分对的走线等长，以最小化偏斜和相移同一网络走线过程中避免使用多个过孔，以确保阻抗匹配和更低的感抗高频的时钟走线尽可能短高频时钟或周期性信号尽可能远离高速差分对以及任何引出的连接器（例如i/o、数据或电源连接器）。应当保证所有走线有持续的地和电源参考平面为了最小化串扰，尽量缩短高频时钟或周期性信号与高速信号并行走线的长度。推荐的最小间距是3倍的时钟信号与最近参考面间距当一个时钟驱动多个负载时，使用低阻抗传输线以确保信号通过传输线信号换层时使用回路过孔c. 复位电路设计原则
尽可能使用fpga的专用时钟或复位引脚上电复位时间的长短需要做好考量确保系统正常运行过程中复位信号不会误动作复位信号尽量不要靠近连接器附近，尤其是和面板连接的连接器，避免外部esd误触发复位信号
图2 复位电路设计
d. 配置电路设计原则
配置芯片尽量靠近fpga考虑配置信号的完整性问题，必要时增加电阻做阻抗匹配相关配置引脚正确的添加上拉或下拉电阻部分配置引脚可以被复用，但是要谨慎使用，以免影响器件的上电配置过程e. 配置电路框图
dc14插座将fpga器件的jtag专用引脚tck、tms、tdi、tdo引出usb下载器连接dc14插座和pc机，实现fpga器件的在线烧录或配置芯片（qspi flash）的固化fpga器件的固化代码可以存储在qspi flash中，当fpga器件每次上电时，都会直接从qspi flash中读取固化代码并运行
图3 配置电路框图
f. 配置电路设计
msel0/msel1/msel2引脚设定fpga器件在上电后直接进入qspi flash加载的配置模式，msel0/msel1/msel2分别配置为不同设置对应不同加载方式当jtag在线配置fpga时，fpga器件都会优先运行jtag最新烧录的代码init_b_0program_b_0信号分别上拉到3.3vprogram_b_0连接按键s1，可以通过这个按键使fpga器件重新加载配置代码done_0信号指示当前fpga的上电加载配置是否完成，通过指示灯d1的亮灭状态来示意
图4 配置电路
图5 jtag电路框图
g. 供电电路设计
vcco为fpga的io接口电压vccint为fpga的核心电压vccadc为fpga内部的ad转换电路的供电电压vccaux为fpga的辅助电压vccbram为fpga内嵌的块ram存储器的供电电压p2是跳线插座，若连接2.5v，对应bank的io电压可用于lvds接口电平，若连接3.3v，则对应bank的io可作为lvttl电平使用h. 供电电路pcb layout设计
完整的或分割的电源层都应该就近其对应的地层电源层和地层之间的绝缘层应该尽可能的薄，以增强耦合电容与平面电容（通常取3-4mil）为了最小化电感值，电源引脚应当就近直接连到相应的电源层避免器件的电源引脚与供电源端或电源层之间的走线宽度过窄电源分割线的间距应该在25mil到100mil不同电源引脚不能够共用一个过孔，即每个电源引脚都应该至少有一个专用的过孔连接到电源层
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a. 时钟电路的设计选型需要考虑的因素
系统运行的时钟频率是多少？（可能有多个时钟）是否有内部的时钟管理单元可用（通常是有）？它的输入频率范围（需要查看器件手册进行确认）？尽可能选择专用的时钟输入引脚
图1 参考晶振设计
b. 时钟电路pcb layout设计原则
时钟晶振源应该尽可能放在与其连接的fpga时钟专用引脚的临近位置时钟线尽可能走直线。如果无法避免转弯走线，使用45度线，尽量避免t型走线和直角走线尽量避免同时在多个信号层走时钟线时钟走线尽量不要使用过孔，因为过孔会导致阻抗变化及反射靠近外层的地层能够最小化噪声。如果使用内层走时钟线，要有良好的参考平面，且走带状线时钟信号应该有终端匹配电路，以最小化反射尽可能使用点到点的时钟走线对于时钟差分对的走线，必须严格按照d>2s规则，以最小化相邻差分对间的串扰确保差分对在整个走线过程中的线间距恒定确保差分对的走线等长，以最小化偏斜和相移同一网络走线过程中避免使用多个过孔，以确保阻抗匹配和更低的感抗高频的时钟走线尽可能短高频时钟或周期性信号尽可能远离高速差分对以及任何引出的连接器（例如i/o、数据或电源连接器）。应当保证所有走线有持续的地和电源参考平面为了最小化串扰，尽量缩短高频时钟或周期性信号与高速信号并行走线的长度。推荐的最小间距是3倍的时钟信号与最近参考面间距当一个时钟驱动多个负载时，使用低阻抗传输线以确保信号通过传输线信号换层时使用回路过孔c. 复位电路设计原则
尽可能使用fpga的专用时钟或复位引脚上电复位时间的长短需要做好考量确保系统正常运行过程中复位信号不会误动作复位信号尽量不要靠近连接器附近，尤其是和面板连接的连接器，避免外部esd误触发复位信号
图2 复位电路设计
d. 配置电路设计原则
配置芯片尽量靠近fpga考虑配置信号的完整性问题，必要时增加电阻做阻抗匹配相关配置引脚正确的添加上拉或下拉电阻部分配置引脚可以被复用，但是要谨慎使用，以免影响器件的上电配置过程e. 配置电路框图
dc14插座将fpga器件的jtag专用引脚tck、tms、tdi、tdo引出usb下载器连接dc14插座和pc机，实现fpga器件的在线烧录或配置芯片（qspi flash）的固化fpga器件的固化代码可以存储在qspi flash中，当fpga器件每次上电时，都会直接从qspi flash中读取固化代码并运行
图3 配置电路框图
f. 配置电路设计
msel0/msel1/msel2引脚设定fpga器件在上电后直接进入qspi flash加载的配置模式，msel0/msel1/msel2分别配置为不同设置对应不同加载方式当jtag在线配置fpga时，fpga器件都会优先运行jtag最新烧录的代码init_b_0program_b_0信号分别上拉到3.3vprogram_b_0连接按键s1，可以通过这个按键使fpga器件重新加载配置代码done_0信号指示当前fpga的上电加载配置是否完成，通过指示灯d1的亮灭状态来示意
图4 配置电路
图5 jtag电路框图
g. 供电电路设计
vcco为fpga的io接口电压vccint为fpga的核心电压vccadc为fpga内部的ad转换电路的供电电压vccaux为fpga的辅助电压vccbram为fpga内嵌的块ram存储器的供电电压p2是跳线插座，若连接2.5v，对应bank的io电压可用于lvds接口电平，若连接3.3v，则对应bank的io可作为lvttl电平使用h. 供电电路pcb layout设计
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