当RTL代码的接口中存在数组形式的接口时如何处理？
当在spinalhdl中调用别人的rtl代码时，需要采用blackbox进行封装。对于大多数场景，想必小伙伴们都已轻车熟路。今天着重来看下当rtl代码的接口中存在数组形式的接口时如何处理。
》合并数组和非合并数组在开始之前先了解两个概念：合并数组与非合并数组。在systemverilog中，关于可综合的数组存在两种形式：
wire 1:0 data0; //合并数组
wire [7:0]data1[1:0]; //非合并数组
在仿真方面，合并数组是紧密排列的，而非合并数组则是按照内存对齐的形式进行排列(电路综合中则无需考虑)：
相应的，合并数组则可以作为一个整体进行赋值，而非合并数组则不可以：
而合并数组与非合并数组，则可以通过systemverilog中所提供的流操作符进行相互转换处理(是可以综合的)：
》blackbox封装在了解了上面的背景知识之后，再来看如何这种数组类场景如何封装至blackbox。两条规则：
blackbox封装针对数组类接口仅能支持合并数组类型。当接口中存在非合并数组接口时则需手动封装一层通过流操作符将非合并数组转换为合并数组。基于上面的规则，可以进行数组接口的blackbox封装。
看下面的rtl代码示例：
该模块输入，输出均为一个合并数组，实现功能为两个元素的数据交换。我们在进行封装blackbox时可采用下面的封装形式：
这里我们在blackbox中定义接口时将合并数组data_in，data_out均定义为bits类型，宽度为合并数组中所有元素的位宽总和(2*8).
(这里面的setinlineverilog也可不写，主要是懒得再创建一个sv文件了。
在进行调用时就可以和其他调用没有区别了：
进行仿真：
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这里我们在blackbox中定义接口时将合并数组data_in，data_out均定义为bits类型，宽度为合并数组中所有元素的位宽总和(2*8).
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