实现一个在ARM中通过APB总线连接的UART模块
功能实现一个在arm中通过apb总线连接的uart模块（universal asynchronous receiver/transmitter），包括设计与验证两部分。
项目需求系统时钟最大工作频率满足100mhz，功能时钟满足26mhz具有系统和功能时钟域的复位功能配置接口满足amba2.0-apb总线接口时序，总线位宽16bit数据传输满足通用串口时序，奇偶校验功能可配置波特率满足115200，或可配置接收和发送fifo复位单独可控，触发深度可配置数据收发中断功能可配置数据发送间隔可控具有状态指示功能具有fifo数据量指示功能框架
uart框架
设计波特率产生模块根据功能时钟和配置，产生收发波特率时钟。数据接收根据rx波特率时钟接收数据，进行奇偶校验，存放数据到rx fifo，再由cup经过apb总线读取数据。内含接收数据状态机。数据发送cup通过apb总线将需要发送的数据放到tx fifo，根据tx波特率时钟进行数据发送。内含发送数据状态机。寄存器配置实现apb读写寄存器功能，中断操作，功能选择，模块状态指示等。验证波特率产生产生仿真环境使用的波特率时钟。数据接收仿真环境的接收数据模型。数据发送仿真环境的发送数据模型。apb总线仿真环境的apb总线模型，模拟cpu响应中断和实现各种功能。数据对比根据对比发送和接收的数据和时序，产生不同的对比结果，便于仿真时对结果的观察。testcase产生通过不同的激励或配置产生不同的case，验证功能是否符合。amba-apb协议amba
amba总线是arm研发的高级微控制器总线体系（advanced microcontroller bus architecture），定义了在设计高性能嵌入式微控制器时的一种片上通信标准。amba2.0定义了三种不同的总线：ahb、asb、apb。
amba典型系统
典型的基于amba的微控制器由一个高性能系统中枢总线（ahb或者asb）组成，能够支持高带宽外部存储器，包括cpu，片上存储器和其他直接数据存取（dma）设备。这条总线为上述单元之间大多数的传输提供高带宽接口。在这条高性能总线上也有一个桥接器以连接低带宽的apb，而在apb上连接着大多数的系统外设。
apb
接口信号pclk （input）：apb总线的时钟，所有的传输都和它的上升沿同步。
presetn （input）：apb总线的复位信号，低有效。
paddr （input）：apb的地址总线。
pselx （input）：apb模块的选择信号，高有效。这个信号选择需要和apb总线传输数据的模块。
penable （input）：apb模块的触发信号，标志apb传输的第二个时钟周期。
pwrite （input）：apb总线上的写（高有效），读（低有效）信号。
pwdata （input）：apb总线的写数据信号，由apb总线桥来驱动。
prdata （output）：apb总线的读数据信号，由apb模块来驱动。
说明：
apb总线的传输需要两个时钟周期input，output是相对apb模块（slave）的输入，输出信号“写”操作是将数据从apb总线传输到apb模块，“读”操作是将数据从apb模块传输到apb总线
apb状态图
apb写操作paddr，pwrite，psel，pwdata信号有效时刻相同
如果只有一个“写”操作，上述信号只持续两个周期。
如果有多个“写”操作（如burst方式），pwrite，psel可以保持不变，paddr，pwdata每两个周期改变。
penable信号在psel有效之后一个周期有效，持续一个周期。
如果有多个“写”操作，penable信号在每两个周期内，保持一个周期低电平，一个周期高电平
apb写操作时序图
apb读操作paddr，pwrite，psel信号有效时刻相同
如果只有一个“读”操作，上述信号只持续两个周期。
如果有多个“读”操作（如burst方式），pwrite，psel可以保持不变，paddr每两个周期改变。
penable信号在psel有效之后一个周期有效，持续一个周期。
如果有多个“读”操作，penable信号在每两个周期内，保持一个周期低电平，一个周期高电平
apb模块需要在penable有效的时刻，将“读”操作需要的数据送到apb总线上，并保持一个周期。
apb读操作时序图
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uart框架
设计波特率产生模块根据功能时钟和配置，产生收发波特率时钟。数据接收根据rx波特率时钟接收数据，进行奇偶校验，存放数据到rx fifo，再由cup经过apb总线读取数据。内含接收数据状态机。数据发送cup通过apb总线将需要发送的数据放到tx fifo，根据tx波特率时钟进行数据发送。内含发送数据状态机。寄存器配置实现apb读写寄存器功能，中断操作，功能选择，模块状态指示等。验证波特率产生产生仿真环境使用的波特率时钟。数据接收仿真环境的接收数据模型。数据发送仿真环境的发送数据模型。apb总线仿真环境的apb总线模型，模拟cpu响应中断和实现各种功能。数据对比根据对比发送和接收的数据和时序，产生不同的对比结果，便于仿真时对结果的观察。testcase产生通过不同的激励或配置产生不同的case，验证功能是否符合。amba-apb协议amba
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apb
接口信号pclk （input）：apb总线的时钟，所有的传输都和它的上升沿同步。
presetn （input）：apb总线的复位信号，低有效。
paddr （input）：apb的地址总线。
pselx （input）：apb模块的选择信号，高有效。这个信号选择需要和apb总线传输数据的模块。
penable （input）：apb模块的触发信号，标志apb传输的第二个时钟周期。
pwrite （input）：apb总线上的写（高有效），读（低有效）信号。
pwdata （input）：apb总线的写数据信号，由apb总线桥来驱动。
prdata （output）：apb总线的读数据信号，由apb模块来驱动。
说明：
apb总线的传输需要两个时钟周期input，output是相对apb模块（slave）的输入，输出信号“写”操作是将数据从apb总线传输到apb模块，“读”操作是将数据从apb模块传输到apb总线
apb状态图
apb写操作paddr，pwrite，psel，pwdata信号有效时刻相同
如果只有一个“写”操作，上述信号只持续两个周期。
如果有多个“写”操作（如burst方式），pwrite，psel可以保持不变，paddr，pwdata每两个周期改变。
penable信号在psel有效之后一个周期有效，持续一个周期。
如果有多个“写”操作，penable信号在每两个周期内，保持一个周期低电平，一个周期高电平
apb写操作时序图
apb读操作paddr，pwrite，psel信号有效时刻相同
如果只有一个“读”操作，上述信号只持续两个周期。
如果有多个“读”操作（如burst方式），pwrite，psel可以保持不变，paddr每两个周期改变。
penable信号在psel有效之后一个周期有效，持续一个周期。
如果有多个“读”操作，penable信号在每两个周期内，保持一个周期低电平，一个周期高电平
apb模块需要在penable有效的时刻，将“读”操作需要的数据送到apb总线上，并保持一个周期。
apb读操作时序图
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