新思科技设备在台积电流片2nm芯片
《半导体芯科技》编译
来源：eenews europe
新思科技（synopsys）表示，其客户已在台积电2nm工艺上流片了多款芯片，同时对模拟和数字设计流程进行了认证。
新思科技表示，台积电2nm n2纳米片工艺的数字设计流程正在实现多次流片，而模拟设计流程已在多个设计启动中采用。预计将于2024年提供样品。
这是在领先工艺上同时提供模拟设计流程和库与数字设计流程和库的重大举措，特别是从finfet晶体管转向纳米片、全栅（gaa）器件之际。由此需要新的设计和验证工具，该类设备是由ansys和是德科技（keysight）开发的。
设计流程采用synopsys.ai全栈人工智能驱动的eda套件以及正在开发的接口ip，以降低集成风险并加快时间。该技术主要是针对高性能计算pc、ai和移动soc。
包括synopsys dso.ai在内的ai驱动设计技术应用于优化2nm n2设计，以提高功耗、性能和面积。
台积电设计基础设施管理部门负责人dan kochpatcharin表示：“先进soc设计的高质量结果和更快的上市时间是台积电和新思科技长期合作的目标。”
“我们与新思科技等设计生态系统合作伙伴密切合作，为台积电最先进的工艺技术提供全方位的一流解决方案，为我们共同的客户提供明显的优势，满足高性能应用的芯片需求，同时拥有经过验证的路径可以将设计从一个节点快速迁移到另一个节点。”
新思科技eda集团战略与产品管理副总裁sanjay bali表示：“台积电n2工艺的新思科技数字和模拟设计流程代表了新思科技在整个eda堆栈中的重大投资，可帮助设计人员快速启动n2设计，通过不断提高的功耗、性能和芯片密度来区分其soc，并加快上市速度。我们与台积电密切合作，通过每一代台积电工艺技术，提供客户创新和增强竞争优势所需的独有eda和ip解决方案。”
新思科技模拟流程可实现在台积电先进工艺上从一个节点到另一个节点的设计的高效重用。作为经过认证的eda流程的一部分，新思科技提供可共同操作的工艺设计套件（ipdk）和synopsys ic验证器物理验证，以进行全芯片物理签核。
ansys和是德科技针对tsmc n4p rf finfet工艺开发了rf设计参考流程，并具有运行速度低至2nm的可共同操作的ipdk。
模拟设计迁移流程可跨，n4p、n3e和n2工艺技术使用。模拟设计迁移流程是新思科技定制设计系列的一部分，包括基于机器学习的原理图和基于模板的布局迁移解决方案，可加快整体模拟设计迁移任务的速度。
这些设备集成了寄生感知、优化的人工智能驱动，有助于克服调整模拟设计以满足所有规格通常需要的手动和迭代工作。利用该流程，工程师可以在新技术节点中优化其设计，同时节省数周的工程时间和精力。
bali表示：“芯片复杂性的增加、工程资源的限制以及更严格的交付窗口正在推动公司采用人工智能驱动的解决方案，以帮助加快结果质量并缩短取得结果的时间。”
“我们与台积电进行合作，在台积电n4p、n3e和n2工艺的模拟设计迁移流程上，使共同客户能够通过从节点到节点的高效迁移来实现巨大的生产力提升。”
目前，经过认证的eda流程现已推出。
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这些设备集成了寄生感知、优化的人工智能驱动，有助于克服调整模拟设计以满足所有规格通常需要的手动和迭代工作。利用该流程，工程师可以在新技术节点中优化其设计，同时节省数周的工程时间和精力。
bali表示：“芯片复杂性的增加、工程资源的限制以及更严格的交付窗口正在推动公司采用人工智能驱动的解决方案，以帮助加快结果质量并缩短取得结果的时间。”
“我们与台积电进行合作，在台积电n4p、n3e和n2工艺的模拟设计迁移流程上，使共同客户能够通过从节点到节点的高效迁移来实现巨大的生产力提升。”
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