基于Xilinx FPGA的PCIE接口实现
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随着系统性能、功能和带宽的日益增长,总线技术也在迅速的发展。海量存储,卫星通讯,高速数据采集与记录以及其他数据处理的数据吞吐量现以kmbp s为量级,未来计算机系统对带宽和扩展性的要求已经超越了第二代总线技术。由英特尔提出的第三代高性能i/o总线技术—pcie总线解决了pci总线的不足,它的发展将取代pci成为新型的数据总线,其提供了更加完善的性能,更多的功能,更强的可扩展性和更低的成本。
本文研究了采用nxp公司的pc i exp ress接口协议芯片px1011a和xilinx公司spartan - 3 fpga实现pc ie接口的硬件电路设计以及使用xilinx公司提供的pc i exp ress logicore ip核的软件设计。
2 pcie总线和px1011a的介绍
2. 1 pcie总线的介绍
pc i exp ress是用来互连诸如计算和通信平台应用中外围设备的第三代i/o总线技术,第一代总线包括isa、e isa、vesa和微通道(micro channel)总线,而第二代总线则包括了pci、pc i - x和agp。pci exp ress是一种能够应用于一种设备、台式电脑、工作站、服务器、嵌入式计算机和通信平台等所有周边i/o设备互连的总线。
pc ie最初由intel发展,并于1992年在市场发布。pc ie的体系结构继承了第二代总线体系结构最有用的特点,并且采用了计算机体系结构中新的开发成果。它保留了原先的通讯模型和下载配置机制,但抛弃了共享总线的方式,采用点到点的总线连接方式。由于它提供了更高的性能特点和越来越大的带宽,从而解决了pc i、pci - x和agp的许多缺点,是以后pc发展必然采用的接口总线,其必将取代pci, pc i - x以及图形加速器(agp) 。
pc ie总线保留了对于pci局部总线协议全部软件的向下兼容性,即只要是pc ie的卡都可以插到带有pci的操作系统使用;在硬件上,两者不兼容, pcie取代pc i、pci - x的并行多路总线结构,采用了一种串行、点到点的总线连接结构,需要的接口更少。
2. 2 单通道物理层收发器px1011a
nxp公司的px1011a 是一款与低成本fpga一起使用而优化的单通道2. 5gbp s的pc i exp ressphy器件。它具有很小的封装,可提供卓越的发射和接收性能,符合pci exp ress规范v1. 0a和v1. 1。它通过采用用于传输和接收数据的同步时钟源来提高片外应用的性能。
数据由接收器的差分输入接口进入px1011a,在被传送到解串化电路之前,这些数据将小振幅的差分信号变为轨对轨的数字信号。一个载波检测电路将检测线路上是否有数据并将这些信息传送到serdes和pcs上。serdes将这些数据串行为10位并行数据。然后pcs采用8位/10位解码器来恢复成8位数据格式。
在发送过程中,来自p ipe接口的8位数据通过一个8位/10位编码算法进行编码。8 位/10 位编码确保串行数据被直流平衡以避免交流耦合系统中的基带漂移,它同时确保足够的数据转换以避免接收端的时钟恢复。
px1011a的mac接口采用独立的时钟,由片内100mhz的基准时钟的锁相环来产生。锁相环有一个相对较高的带宽来实现可选的扩频并减少em i。8bit 数据接口在250mhz 上运行并进行sstl2信号发送,这种模式与流行的fpga i/o接口兼容。
3 基于px1011a收发器芯片的硬件电路设计
3. 1 px1011a收发器芯片硬件电路设计
pc ie接口硬件电路如图1 所示,包括三个部分:第一部分是px1011a 与fpga 的连接信号线,包括8位的接收发送信号txd [ 7: 0 ]和rxd [ 7: 0 ] ,控制信号rx_datak、rx_val id、rx_clk、rx_e idle、rx_polar、rx_phy_stat、tx_datak、tx_clk、tx_eidle、tx_comp、tx_det_loop、tx_pwrdn0、tx_pwrdn1,状态信号stat0、stat1、stat2和复位信号reset。第二部分是px1011a与pcie接口的连接信号线,包括差分接收信号,差分发送信号, 差分时钟信号。第三部分是pciexp ress的配置接口,包括pcie _ tms、pcie _ tck、pcie_tdo、pcie_td i和pcie_trst。
fpga 选用xilinx 公司的spartan - 3 系列xc3s1000,采用90nm 材料生产,容量高、成本低。具有业界一流的区块和分布,具有多达784个i/o、microb laze 32位r isc软处理器和支持乘法累加器(mac)功能(专用18x18乘法器提供高达3300 亿
次mac /秒)的嵌入xtremedsp功能。
xilinx spartan - 3 pci exp ress设计包括一个pci exp ress p ipe endpoint logicore。xilinx低成本spartan - 3系列提供pci exp ress协议层核。pc ie p ipe endpoint logicore整合了分立的pcie phy,提供了全面的、完全符合pc i exp ress基础规范( pciexp ressbase specification) v1. 1的pcie端点解决方案。
3. 2 pcb布线
pcb布线时有以下注意点:终端阻抗布线尽量降低容性;一组信号,避免在参考层断续;高速信号尽量在一层布线,不要打孔,否则要在过孔处打一个u形的地孔;微波传输带,差分信号布线线宽5mil,间距7mil;带状传输线,差分信号布线线宽5mil,间
距5mil。信号之间的间距在5 ×4 = 20mil以上,高压和边缘尖锐的信号尽量远离差分线,避免干扰。
接口上数据采用sstl2信号发送,传送速率达到250mb / s。每组数据发送端需串行一个25欧姆电阻,数据接收端上拉50欧姆电阻,提高信号的阻抗匹配。td和rx每组为8位250mb / s信号,为了减少信号间的延时误差,每组信号布线时尽量等长。
4 p ipe core实现pc ie总线协议
4. 1 xilinx pc i exp ress p ipe core
xilinx pci exp ress p ipe core符合pc i exp ress base specification v1. 1 规范的协议和电特性兼容,提供完整的端点解决方案,包括物理链接与处理和配置管理模块。支持同步点对点通信,上行和下行流程控制,与pci exp ress处理排序规则完全兼容。有效的链接带宽利用率,误差检测和恢复。支持最大为512字节的有效负载,经过xilinx专有的测试平台验证的设计,通过pc i - sig的认证大会( com2p liance workshop) 。
p ipe core包括传输层,数据链路层,物理层,配置管理层四个模块。这些模块包括产生和进行传输包、数据流的控制管理,初始化,电源管理,数据保护,误码检测,物理接口初始化,并串转换以及其他的接口操作。各个模块的具体连接关系如图2 所
示。
4. 2 数据接收和发送的时序分析
数据的接收和发送都包含以下接口信号:传输时钟trn_clk,利用pcie端口的100mhz差分时钟输入,通过core的内部dcm产生62. 50mhz时钟,传输和配置模块的操作都在trn_clk的上升沿变化;传输复位信号trn_reset_n,低有效;传输链路挂起信号
trn_lnk_up_n,在core与连接方取消通信时产生,所有存在端口的传输包都会丢失。
发送数据端口包括p ipe core准备接收32位数据的trn_ tdst_ rdy_n信号,用户有效数据trn _ tsrc _rdy_n,发送32 位数据trn _ td [ 31: 0 ] ,帧开始信号trn_tsof_n和帧结束信号trn_tesof_n。接收端口第一个包的长度是其它包的两倍,其余时序与发送信号类似,具体如图3所示。
4. 3 fpga设计
选用xilinx公司的ise软件并采用verilog硬件描述语言可对该ip核进行行为级描述和逻辑综合,同时可将生成的网表文件设计实现,包括逻辑综合及布局布线。具体设计过程中,需要先加载p ipe core,这要求ise为8. 1 以上版本,同时要取得ip
core的使用授权。
配置p ipe core, 需要确定设备的生产厂商vendor id,设备编号device id,类型class code, i/o方式的地址存储器空间bar,有效载荷大小等信息。
在core generation之后,根据p ipe core提供的文件加载各模块的源文件。至此,带pcie总线协议的接口已经建立好,用户应用程序在模块中添加。
5 结束语
实验结果表明,以px1011a 和xilinx公司的spartan - 3 fpga搭建的×1 pcie平台最高传输速率可达150mb / s,能够满足高速信号传输的性能要求。随着器件的发展和ip 核的开发, 多通道的pcie总线技术将会迅速发展。pci exp ress总线取代捉襟见肘的pci总线已是大势所趋,它能给电脑硬件的发展提供一种高性能的总线平台,充分发挥各硬件子系统的性能,并为这些子系统今后的性能提升开辟更广阔的空间。
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