打破I/O 墙，还得靠高速接口IP和 Chiplet
随着 ai、自动驾驶等应用的兴起，soc 的设计变得愈发复杂，绝大多数走上自研芯片的公司都将绝大部分精力放在了计算单元上，比如自研核心、异构计算等等。毕竟计算单元的算力决定了其性能上限，高性能产品也更容易收获来自 ai、hpc、汽车等领域客户的订单。
打造这样一个高性能soc，尤其是面向数据中心和自动驾驶的高性能 soc，高速接口同样少不了，然而这一领域的自研壁垒就比较高了，往往需要组建专门的团队。所以绝大多数厂商会选择获取第三方高速接口 ip的授权或者直接购买 chiplet，从而缩短芯片的上市时间。
高速接口 ip
在数据中心，若想要发挥最新的 800gbps 以太网的全部速度，就必须使用一个高速串行总线接口来匹配，为此不少 nic/dpu和交换机厂商都在基于112g 以太网phy ip开发支持 pam-4 的 800gbps 产品。诸如 alphaware、新思、cadence等厂商，都基于新的工艺节点推出了 112g 的ip。据统计，112g 以太网的部署将在 2025 年达到峰值，这是因为要想进一步控制功耗，此类 ip 也已经过渡到 3nm 工艺，而 2025 年 3nm 也将成为主流节点之一。
此外，未来的 1.6tbps 以太网也已经在规划中了，接口 ip 厂商们也迅速开启了新一轮的布局和研发。以新思为例，在今年的tsmc symposium上，新思成功展示了在背板通道上实现 224g 以太网 phy ip 的互操作，支持 pam-4/6，可以与下一代可插拔近封装光学（npo）和共封装光学（cpo）应用完美匹配。
数据到达服务器上后，仍需要利用高速接口，为存储和加速器提供高速连接的支持，比如 pcie 和 cxl 等，这才是 pcie 6.0早早就被下一代 ai 芯片设计纳入考量的原因，不少大厂和初创公司的产品路线图上，都能看到 pcie 6.0 的身影。
新思也在今年开启了 pcie 6.0 ip 的进程，intel innovation 2023大会上，新思在英特尔的pcie 6.0 测试芯片上，展示了其 pcie 6.0 ip在 fpga 实现与测试芯片的互操作。这也与英特尔开启 idm 2.0 路线后的 eda/ip 合作紧密相关，今年 8 月，新思与英特尔宣布在英特尔未来的先进工艺节点上拓展合作关系，所以未来新思的一众标准化高速接口 ip，也会对英特尔的intel 3 和 intel 18a 等节点提供支持。
当然，要说从商业角度来看，目前新思的高速接口 ip 还是在与台积电的合作中取得了最大的成功。如果你对今年推出的各种高性能 ai 芯片有所关注的话，就会发现其中不少都用到了新思的designware高速接口 ip。
在台积电每年举办的oip生态系统论坛上，新思往往是年度接口ip 合作伙伴这一奖项的常胜者。比如今年，除了n2、n3p 设计架构、毫米波解决方案、3dblox 设计原型解决方案以及与 ansys、是德科技在 rf 参考设计流上的合作获奖外，新思在 n3e 工艺节点上提供的接口 ip 方案，也获得了台积电的接口 ip 大奖，这些也都体现了新思在高速接口 ip 上的整体实力。
chiplet互联
早在数年前chiplet就已经面世了，但介于当时有限的互联接口生态，几乎是只有半导体巨头独享，也没有公开的市场供设计公司购买现成的 chiplet并用于先进封装中。这与 chiplet 的数据互联标准有关，要想在封装内不同的 chiplet 之间实现数据传输，就必须确定下标准。
不同标准的吞吐量、密度和时延 / cadence
如果我们来看上图所示的互联标准就会发现，除了 bow 和 hbm 以外，chiplet 可用接口几乎都是大厂开发的专有标准。如此一来，不仅设计受限，还必须获得 ip 授权才能为自己的产品选用合适的接口，这也就是 ucie 标准的成立如此重要的原因。
采用并行总线架构的ucie 可以看作是性能更高的 bow，且不像 hbm 一样只局限于 dram，追求的是通用 chiplet 之间的高速互联互通，也支持 pcie 和 cxl 等协议。在 chiplet 技术逐渐成熟的当下，芯粒接口标准和相关的统一生态已经初具雏形，为此产业链上下游都在跟进这一新的设计路线。但由于与 chiplet设计紧密相关的先进封装方案成本高、产能低，所以基于 chiplet 设计 soc的更大规模量产还未实现。
为此国内 ip 厂商奎芯科技也提出了自己的解决方案，作为国内领先的高速接口 ip 和 chiplet 厂商，其在 2023 年成功研发了 lpddr5x、lpddr4x和 onfi 5.1接口 ip，也推出了基于 ucie 标准的 d2d 接口 ip 以及 m2link 系列接口芯粒产品。
而 m2link，就是奎芯科技为解决 hbm 互联提供的 ucie chiplet解决方案，实现hbm 与 soc 的解耦。从不少采用 hbm 方案的芯片设计中可以看出，主 soc 是与 hbm 紧紧相连且对齐的，soc 的设计中也必须把hbm ip 占用面积和所用工艺考虑在内，这样一来soc 的设计就频繁受限了，更不用说追求大容量 hbm必须考虑的成本和产能问题。
而奎芯科技的 m2link d2d 则利用一颗额外的 chiplet 将 hbm 接口协议，转换成 ucie 接口协议，这样主 soc 的设计上只需将原来的 hbm ip 替换为 ucie ip。根据奎芯科技提供的数据，这样的改动可以让 soc 可利用面积增大 44%，最大芯片尺寸扩大两倍，soc 与 dram 模组之间的距离可以拉远至 25mm。且其m2link d2d产品支持 2d 封装，只需基于台积电 12nm 工艺节点即可实现。
写在最后
随着越来越多的厂商跨界加入自研芯片的行列，尤其是云服务厂商和互联网厂商，ip 市场还将迎来新一轮的增长。而在他们加大投入的过程中，我们也能清楚地看到，接口 ip 营收的复合增长率开始高过处理器 ip，尤其是pcie、ddr 内存控制器与 serdes 相关的产品。
而 chiplet 作为更为简单快捷的设计路线，在 ucie 生态壮大后，也势必会成为新的主流。至于国产ip 和 chiplet 厂商，还需要在更先进的工艺节点上尽快获得硅验证，也不能止步于提供单一的解决方案，因为一站式的解决方案在不少设计厂商看来或许更有吸引力。
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高速接口 ip
在数据中心，若想要发挥最新的 800gbps 以太网的全部速度，就必须使用一个高速串行总线接口来匹配，为此不少 nic/dpu和交换机厂商都在基于112g 以太网phy ip开发支持 pam-4 的 800gbps 产品。诸如 alphaware、新思、cadence等厂商，都基于新的工艺节点推出了 112g 的ip。据统计，112g 以太网的部署将在 2025 年达到峰值，这是因为要想进一步控制功耗，此类 ip 也已经过渡到 3nm 工艺，而 2025 年 3nm 也将成为主流节点之一。
此外，未来的 1.6tbps 以太网也已经在规划中了，接口 ip 厂商们也迅速开启了新一轮的布局和研发。以新思为例，在今年的tsmc symposium上，新思成功展示了在背板通道上实现 224g 以太网 phy ip 的互操作，支持 pam-4/6，可以与下一代可插拔近封装光学（npo）和共封装光学（cpo）应用完美匹配。
数据到达服务器上后，仍需要利用高速接口，为存储和加速器提供高速连接的支持，比如 pcie 和 cxl 等，这才是 pcie 6.0早早就被下一代 ai 芯片设计纳入考量的原因，不少大厂和初创公司的产品路线图上，都能看到 pcie 6.0 的身影。
新思也在今年开启了 pcie 6.0 ip 的进程，intel innovation 2023大会上，新思在英特尔的pcie 6.0 测试芯片上，展示了其 pcie 6.0 ip在 fpga 实现与测试芯片的互操作。这也与英特尔开启 idm 2.0 路线后的 eda/ip 合作紧密相关，今年 8 月，新思与英特尔宣布在英特尔未来的先进工艺节点上拓展合作关系，所以未来新思的一众标准化高速接口 ip，也会对英特尔的intel 3 和 intel 18a 等节点提供支持。
当然，要说从商业角度来看，目前新思的高速接口 ip 还是在与台积电的合作中取得了最大的成功。如果你对今年推出的各种高性能 ai 芯片有所关注的话，就会发现其中不少都用到了新思的designware高速接口 ip。
在台积电每年举办的oip生态系统论坛上，新思往往是年度接口ip 合作伙伴这一奖项的常胜者。比如今年，除了n2、n3p 设计架构、毫米波解决方案、3dblox 设计原型解决方案以及与 ansys、是德科技在 rf 参考设计流上的合作获奖外，新思在 n3e 工艺节点上提供的接口 ip 方案，也获得了台积电的接口 ip 大奖，这些也都体现了新思在高速接口 ip 上的整体实力。
chiplet互联
早在数年前chiplet就已经面世了，但介于当时有限的互联接口生态，几乎是只有半导体巨头独享，也没有公开的市场供设计公司购买现成的 chiplet并用于先进封装中。这与 chiplet 的数据互联标准有关，要想在封装内不同的 chiplet 之间实现数据传输，就必须确定下标准。
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