基于FPGA的串行A/D转换模块设计
电子技术发展的数字化进程中，a/d转换器性能起到了关键的作用，使用硬件描述语言来设计数字电路方便快捷，fpga的时钟频率可高达300mhz以上，a/d转换控制逻辑简单，故可用fpga器件进行控制设计。除了一些专用引脚外，fpga芯片上几乎所有引脚均可供用户使用，这使得fpga信号处理方案具有非常高性能i/o带宽，大量的i/o引脚和存储器让系统拥有出色的并行处理能力，完成a/d转换等功能。
1、系统设计 本设计采用fpga芯片xc3s250etqg144来对tlc549进行采样控制，并对采样数据进行处理。
1.1、spartan-3e型fpga xc3s250etqg144处理器是fpga的xilinx公司下spartan-3e系列的一款中高端配置的低成本处理器，其具体参数如下图所示：
图1芯片参数
其单位逻辑单元的成本达到更低的水平，适用于对逻辑单元需求多，对i/o需求少的设计，端口电压为3.3v、2.5v、1.2v，驱动电流最高16ma，支持ddr存储接口，具有片上匹配终端的增强型差分信号［3］，其与tlc549的连接管脚为10、11、15.
1.2、tlc549芯片介绍 美国德州仪器公司生产的tlc549，是低价位、高性能8位串行a/d转换芯片，它以8位开关电容逐次逼近a/d转换器为基础而构造的cmosa/d转换器，能通过3态数据输出和模拟输入与微处理器或其他外围设备串行接口，仅用输入/输出时钟（i/oclock）和芯片选择（cs）输入作为数据控制，是低成本的测控应用系统。具备4mhz片内系统时钟和软硬件控制电路，最长转换时间是17us，tlc549可以达到最快45000次/s的速率，总失调误差最大为±0.5lsb，典型功耗值为6mw.差分参考电压高阻输入的方式，抗干扰，可按比例量程校准转换范围，vref-接地，vref+—vref-≥1v，tlc549适用于较小信号的采样工作。
小编推荐：tlc549中文资料汇总_tlc549引脚图及功能_工作原理_特性参数及典型应用电路程序
tlc549均有片内系统时钟，该时钟与i/oclock是独立工作的，无需特殊的速度或相位匹配，下图是它的工作时序图：
图2tlc549工作时序图
转换过程需要36个系统时钟周期，最大为17us，它开始于cs变为低电平之后i/oclock的第8个下降沿。在cs变为低电平之后，最高有效位（a7）自动被放置在dataout总线上。其余的7位（a6-a0）在前7个i/oclock下降沿由时钟同步输出。b7-b0以同样的方式跟在其后。
1.3、设计原理 tlc549的控制信号相对较少，用fpga芯片xc3s250etqg144对tlc549进行采样控制及a/d转换，控制器设计原理图如图3所示。
图3 控制器设计原理框图
通过3态数据输出和模拟输入与外围设备串行接口，通过clk和片选cs进行数据控制，模拟电压值通过信号预处理端和滤波设计等进入到tlc549，通过fpga的控制等功能，实现硬件功能上电压值的8位数码管显示。tlc549的硬件连接如图4所示。
图4 tlc549与fpga硬件连接图
1脚为基准电压输入，可以采用lm317进行稳压设计，为a/d转换提供精确的时钟基准源，1脚接2.5v，2脚接电位器，根据模拟电压的输入值，调整模拟电压输入，以此改变数据输出显示，3，4脚接地。通过图3可以看到，芯片的clk、cs、dateout三条口线与fpga主控芯片进行串行接口，实现a/d转换的整个过程，其中8脚接+5v直流为芯片供电。
2、模块设计与仿真 利用veriloghdl语言设计的tlc549转换电路控制器的关键在于如何将tlc549的工作时序抽象成状态转移图，从而由状态机来实现。
状态机是由寄存器和组合逻辑构成的硬件时序电路，其状态只能在同一时钟跳变的情况下才能从一个状态转向另一个状态。它的步骤一般包括：逻辑抽象，得出状态装换图;状态化简;状态分配;选定触发器的类型并求出状态方程、驱动方程和输出方程，按照方程得出逻辑图。参照tlc549的工作时序图，可得到图5的tlc549的转换电路控制器的状态转移图，状态机的每次跳变不但取决于各个输入值，还跟当前状态有关。
图5 tlc549转换电路控制器的状态转移图
如图所示，start状态表示开始数据转换，之后系统初始化，其中idle为空闲状态、adc_ready为a/d转换准备状态、adc_receive为a/d数据的接收状态、adc_conversion为a/d转换进行状态，adc_data_load为数据输出状态。系统初始化后，由片选端控制，进入空闲状态，使能端置1，进入数据转换准备状态，cs信号拉低进入到数据接收状态，随着数据读取完毕，a/d转换继续进行直至最后数据输出转换结束，这就是整个a/d转换的流程。由此，可以着手于tlc549模块的a/d转换代码编写阶段了。
设计输入测试的为a/d转换程序模块，clock为系统时钟，复位reset为高电平有效，enable为转换使能，tlc549为串行数据输入，clk为i/o时钟，cs为片选控制端，data_out为转换的数据输出，数据信号同步输入，数据输出锁存。图6为顶层模块图。
图6 tlc549顶层模块图
在完成veriloghdl代码的输入，程序调试后，经过分析、综合，最后排除错误，以达到设计要求。随后再进行波形仿真，在工程管理区将sourcesfor设置为simulation后，双击isimsimulation下的simulatebehavioralmodel，系统会自动调用isim仿真功能，仿真波形图如图7所示，通过与图2的tlc549芯片的工作时序图的相比较，发现该仿真图达到了实际要求的效果。
图7 仿真波形图
从图7的仿真波形可以看出，最上端为时钟周期，初始化后，片选端cs_n转换状态data_ready为0表示转换并未开始，5ns片选端后置1，使能端也为1，进入转换准备状态，和系统时钟保持一致，转换开始，随后a/d转换数据接收状态，转换继续进行直至转换数据输出。
3、结语 用veriloghdl语言和xilinx公司的fpga芯片xc3s250etqg144，设计了tlc549的采样实例，该fpga芯片通过并行接口的方式与计算机连接，体现了fpga的高速度和veriloghdl语言并行执行程序的特点，克服了传统单片机a/d转换速度慢的弊端，为具体的硬件设计提供了参考。
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1.1、spartan-3e型fpga xc3s250etqg144处理器是fpga的xilinx公司下spartan-3e系列的一款中高端配置的低成本处理器，其具体参数如下图所示：
图1芯片参数
其单位逻辑单元的成本达到更低的水平，适用于对逻辑单元需求多，对i/o需求少的设计，端口电压为3.3v、2.5v、1.2v，驱动电流最高16ma，支持ddr存储接口，具有片上匹配终端的增强型差分信号［3］，其与tlc549的连接管脚为10、11、15.
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图2tlc549工作时序图
转换过程需要36个系统时钟周期，最大为17us，它开始于cs变为低电平之后i/oclock的第8个下降沿。在cs变为低电平之后，最高有效位（a7）自动被放置在dataout总线上。其余的7位（a6-a0）在前7个i/oclock下降沿由时钟同步输出。b7-b0以同样的方式跟在其后。
1.3、设计原理 tlc549的控制信号相对较少，用fpga芯片xc3s250etqg144对tlc549进行采样控制及a/d转换，控制器设计原理图如图3所示。
图3 控制器设计原理框图
通过3态数据输出和模拟输入与外围设备串行接口，通过clk和片选cs进行数据控制，模拟电压值通过信号预处理端和滤波设计等进入到tlc549，通过fpga的控制等功能，实现硬件功能上电压值的8位数码管显示。tlc549的硬件连接如图4所示。
图4 tlc549与fpga硬件连接图
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图7 仿真波形图
从图7的仿真波形可以看出，最上端为时钟周期，初始化后，片选端cs_n转换状态data_ready为0表示转换并未开始，5ns片选端后置1，使能端也为1，进入转换准备状态，和系统时钟保持一致，转换开始，随后a/d转换数据接收状态，转换继续进行直至转换数据输出。
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