赛灵思FPGA快速创建存储器接口的设计方法
xilinx fpga 提供可简化接口设计的 i/o 模块和逻辑资源。尽管如此，这些 i/o 模块以及额外的逻辑仍需设计人员在源 rtl 代码中配置、验证、执行，并正确连接到系统的其余部分，然后仔细仿真并在硬件中进行验证。
本文介绍了接口设计的性能要求、设计难题以及 xilinx 的解决方案，从使用 spartan-3 系列 fpga 的低成本实现到使用 virtex-5 fpga 的最高带宽接口，无所不包。性能要求和 xilinx 解决方案
20 世纪 90 年代后期，存储器接口从单倍数据速率 sdram 发展为双倍数据速率 (ddr) sdram，而如今的 ddr2 sdram 运行速率已达每引脚 667 mbps 或更高。应用通常可分为两类：●低成本应用，器件成本最重要
●高性能应用，获得最高带宽最重要
运行速率低于每引脚 400 mbps 的 ddr sdram 和低端 ddr2 sdram 已能满足大多数低成本系统存储器的带宽需求。对于这类应用，xilinx 提供了 spartan-3 系列 fpga：spartan-3、3e、3a 和3an 器件。
对于将存储器接口带宽推至极限的应用，如每引脚 667 mbps 的 ddr2 sdram，xilinx 提供了 virtex-5 fpga。
带宽是与每引脚数据速率和数据总线宽度相关的一个因素。spartan-3 系列和 virtex-5 fpga 均提供了不同选项，从数据总线宽度小于 72 位的较小的低成本系统，到宽度达 576 位的较大的 virtex-5 封装（图1）。
这些速度下的较宽总线使芯片对芯片接口的实现更为困难，因为要求的封装更大，到信号和地面到信号比更佳。virtex-5 fpga 的开发使用了先进的稀疏锯齿形 (sparsechevron) 封装技术，能提供优良的信号到电源和地面到引脚比。每个 i/o 引脚周围都有足够的电源和接地引脚和板，以确保良好的屏蔽，使由同步交换输出 (sso) 所造成的串扰噪音降到最低。
使用 spartan-3 fpga 的存储器接口
对于每引脚 400mbps低成本应用，spartan-3 系列fpga与 xilinx 软件工具结合即可提供易于实现且经济的解决方案。
在一个基于fpga的设计中，三个基本构建模块组成一个存储器接口和控制器：读写数据接口、存储器控制器状态机，以及将存储器接口设计桥接到 fpga 设计其余部分的用户接口。这些模块在架构中实现由数字控制管理器 (dcm) 的输出信号对其进行时钟驱动，在 spartan-3 系列实现中，数字控制管理器还对查找表 (lut) 延迟校准监视器（可确保正确设置读数据采集时序的逻辑块）进行驱动。
在spartan-3系列实现中，使用可配置逻辑块 (clb) 中的lut实现读数据采集。在读事务过程中，ddr2 sdram器件将读数据选通脉冲 (dqs) 及相关数据按照与读数据 (dq) 边沿对齐的方式发送给fpga。在源同步接口中采集dq是一项颇具挑战性的任务，因为数据在非自由运行dqs选通脉冲的每个边沿上都会改变。读数据采集的实现使用了一种基于 lut 的 tap 延迟机制。
写数据命令和时序由写数据接口生成并控制。写数据接口使用输入/输出模块(iob)触发器和dcm的90度、180度和270度输出端以与命令和数据位刚好对齐的方式发送dqs选通脉冲。
ddr2 sdram 存储器接口的实现已在硬件中全面经过验证。设计是在使用了 16 位宽 ddr2 sdram 存储器器件和 xc3s700a-fg484 器件的 spartan-3a 入门套件板中实现的。此参考设计仅利用了 spartan-3a fpga 可用资源的一小部分：13% 的 iob、9% 的逻辑 slice、16% 的全局缓冲器 (bufg) 多路复用器 (mux) 和八个 dcm 中的一个。
可以使用存储器接口生成器 (mig)软件工具轻松定制spartan-3系列存储器接口设计，使其符合应用。
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使用 spartan-3 fpga 的存储器接口
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