简述Xilinx FPGA管脚物理约束解析
引言：本文我们简单介绍下xilinx fpga管脚物理约束，包括位置（管脚）约束和电气约束。
1. 普通i/o约束
管脚位置约束： set_property pakage_pin “管脚编号” ［get_ports “端口名称”］
管脚电平约束： set_property iostandard “电压” ［get_ports “端口名称”］
举例：
set_property iostandard lvcmos33 ［get_ports sys_clk］
set_property iostandard lvcmos33 ［get_ports {led［0］}］
set_property iostandard lvcmos33 ［get_ports {led［1］}］
set_property package_pin u18 ［get_ports sys_clk］
set_property package_pin m14 ［get_ports {led［0］}
］set_property package_pin m15 ［get_ports {led［1］}］
注意：
1）以上语法对大小写敏感；
2）端口名称为数组时，需要用{}括起来，端口名不能为关键字。
2. 差分信号约束
2.1 普通差分约束
差分信号约束语法和1节中相同。此处仅举例。
1）hr i/o bank，vcco = 3.3v，hdmi接口约束
set_property package_pin n18 ［get_ports tmds_clk_p］
set_property package_pin v20 ［get_ports {tmds_data_p［0］}］
set_property iostandard tmds_33 ［get_ports tmds_clk_p］
set_property iostandard tmds_33 ［get_ports {tmds_data_p［0］}］
2）hp i/o bank，vcco = 1.8v，hdmi接口约束
set_property package_pin n18 ［get_ports tmds_clk_p］
set_property package_pin v20 ［get_ports {tmds_data_p［0］}
］set_property iostandard lvds ［get_ports tmds_clk_p］
set_property iostandard lvds ［get_ports {tmds_data_p［0］}］
注意：
1）差分信号约束，只约束p管脚即可，系统自动匹配n管脚约束，当然_p和_n管脚都约束也没有问题；
2）差分信号电平要根据vcco bank电压进行相应的约束。
2.2收发器差分信号约束
1）收发器mgtrefclk时钟约束管脚位置约束：
set_property loc “管脚编号” ［get_ports “端口名称”］
举例：
set_property loc g7 ［get_ports q2_clk0_gtrefclk_pad_n_in ］
set_property loc g8 ［get_ports q2_clk0_gtrefclk_pad_p_in ］
2）收发器mgt通道约束
对于gtxe2_channel通道约束：一种方法是可以利用7系列fpgas收发器向导，在配置好收发器配置参数后，自动生成xdc模板，然后将该模板应用到自己的设计中；第二种方法是自己编写xdc约束文件，其位约束位置要参照具体原理图信号管脚来进行编写约束文件。举例：对于图1中四通道收发器对gtxe2_channel约束。
图1、四通道gtx收发器框图
收发器通道位置约束：
set_property loc “ gtxe2_channel_x* y * ” ［get_cells “gtxe_2例化路径”］
举例：
图2、收发器通道位置约束
注意：gtxe_2例化路径参照图3所示，路径名称依据具体工程实现进行修改。
图3、gtxe_2例化路径参照图
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1. 普通i/o约束
管脚位置约束： set_property pakage_pin “管脚编号” ［get_ports “端口名称”］
管脚电平约束： set_property iostandard “电压” ［get_ports “端口名称”］
举例：
set_property iostandard lvcmos33 ［get_ports sys_clk］
set_property iostandard lvcmos33 ［get_ports {led［0］}］
set_property iostandard lvcmos33 ［get_ports {led［1］}］
set_property package_pin u18 ［get_ports sys_clk］
set_property package_pin m14 ［get_ports {led［0］}
］set_property package_pin m15 ［get_ports {led［1］}］
注意：
1）以上语法对大小写敏感；
2）端口名称为数组时，需要用{}括起来，端口名不能为关键字。
2. 差分信号约束
2.1 普通差分约束
差分信号约束语法和1节中相同。此处仅举例。
1）hr i/o bank，vcco = 3.3v，hdmi接口约束
set_property package_pin n18 ［get_ports tmds_clk_p］
set_property package_pin v20 ［get_ports {tmds_data_p［0］}］
set_property iostandard tmds_33 ［get_ports tmds_clk_p］
set_property iostandard tmds_33 ［get_ports {tmds_data_p［0］}］
2）hp i/o bank，vcco = 1.8v，hdmi接口约束
set_property package_pin n18 ［get_ports tmds_clk_p］
set_property package_pin v20 ［get_ports {tmds_data_p［0］}
］set_property iostandard lvds ［get_ports tmds_clk_p］
set_property iostandard lvds ［get_ports {tmds_data_p［0］}］
注意：
1）差分信号约束，只约束p管脚即可，系统自动匹配n管脚约束，当然_p和_n管脚都约束也没有问题；
2）差分信号电平要根据vcco bank电压进行相应的约束。
2.2收发器差分信号约束
1）收发器mgtrefclk时钟约束管脚位置约束：
set_property loc “管脚编号” ［get_ports “端口名称”］
举例：
set_property loc g7 ［get_ports q2_clk0_gtrefclk_pad_n_in ］
set_property loc g8 ［get_ports q2_clk0_gtrefclk_pad_p_in ］
2）收发器mgt通道约束
对于gtxe2_channel通道约束：一种方法是可以利用7系列fpgas收发器向导，在配置好收发器配置参数后，自动生成xdc模板，然后将该模板应用到自己的设计中；第二种方法是自己编写xdc约束文件，其位约束位置要参照具体原理图信号管脚来进行编写约束文件。举例：对于图1中四通道收发器对gtxe2_channel约束。
图1、四通道gtx收发器框图
收发器通道位置约束：
set_property loc “ gtxe2_channel_x* y * ” ［get_cells “gtxe_2例化路径”］
举例：
图2、收发器通道位置约束
注意：gtxe_2例化路径参照图3所示，路径名称依据具体工程实现进行修改。
图3、gtxe_2例化路径参照图
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