信号调理产品电路设计与寄存器配置
在高速信号电路设计中，ti的信号调理产品被广泛使用。其中retimer类产品涉及到寄存器配置，因此相比较而言，它的使用最为复杂。本文将以ds125df1610为例，具体讲解retimer类产品的电路设计与寄存器配置。
下图是ds125df1610产品资料中的典型应用图。
硬件电路设计可以概括为四个关键部分：
1. 电源：ti的retimer产品供电方式都非常简单，一般只需2.5v单电源，像ds125df111还可以支持单3.3v供电。从下表可以看到，retimer对电源噪声性能要求不高，通常情况下可以采用dc/dc电源方案，在供电管脚增加适当的滤波电容即可。
另外，电源选型时还需要注意功耗问题，在芯片资料中都会给出各种功能组合下的功耗，那么我们就可以根据实际应用计算出最大的功耗，作为电源方案选择的一个参考标准。
2. 时钟：外部参考时钟主要是给retimer内部vco提供一个校准的参考，它只要求频率的精度在+/-100ppm范围之内即可，而对phase noise没有特别的要求。需要注意的是不同的retimer支持的时钟频率和电平有区别。像ds125df1610可以支持25 mhz，125 mhz和312.5mhz的单端或差分输入，而大部分10g retimer，比如ds125df111只支持25mhz的单端输入。设计时需要根据数据手册来进行选择。
3. ac耦合电容：高速信号传输通常需要做ac耦合，考虑到布板的方便性以及信号的完整性，ti部分retimer产品在芯片内部会集成该耦合电容，这个需要设计时从产品手册上去确认，避免遗漏或者重复添加。
4. i/o口耐压：如前面所讲，ti retimer一般都是2.5v单电源供电，因此需要注意它的i/o口耐压问题。为了方便与板上主控芯片的对接，retimer内部对i2c，reset和interrupt口做了特殊处理，都允许直接上拉到3.3v，这个可以从典型应用图上看到。而其他i/o口就需要注意不能超过电源供电电压。
高速信号电路设计还有一个非常重要的地方就是pcb layout，它直接影响信号传输中的性能。在layout时，我们需要注意：
信号、电源和地层的合理分配，信号尽可能的远离噪声源；
保持高速差分线的对称，以及阻抗控制在100Ω±5%以内；
避免差分线的剧烈弯折，使用45°或者曲线弯折；
保证不同差分线对间的skew匹配。
沿信号路径，避免参考平面的不连续而引起阻抗的变化，注意电流返回路径；
ac耦合电容最大选择0402封装，尽可能的保证走线宽度一致，尽量减少过孔数量；
选择的连接器要能满足最高速率性能要求。
在做电路设计时，只要注意到上面提到的这些地方，应该就可以保证芯片正常上电工作和传输链路上信号的性能，接下来我们需要做的是寄存器配置。需要注意，上电后系统最佳的配置顺序是先asic，后retimer。这是因为如果retimer先于asic 配置，那么这时asic高速i/o口发送的数据不稳定，而retimer只要检测到有信号后，就会尝试去锁定，此时自适应出来的参数就不是最优的。
下面还是以ds125df1610为例，假设外部采用125mhz的参考时钟，系统需要兼容12.5gbps和6.25gbps速率，下表就是我们常用到的配置流程。
在讲解retimer配置的具体步骤之前，需要了解什么是掩码方式写入。因为在配置寄存器时，只能对需要配置的bit位进行修改，而其他bit位要保持默认值不变。
以step 2为例，需要对寄存器0x02进行掩码为0x60的写入操作，写入值为0x20。首先，掩码0x60展开后只有bit 5和6为1，也就是说我们只能修改寄存器0x02的bit 5和6，写入的值为数据0x20相对应的bit位值，而寄存器其他bit位要保持出厂默认值不变。
下面将详细说明每步配置的作用。
step 1：retimer内部寄存器一般分成两类:shared寄存器和channel寄存器。像retimer的一些全局信息，比如chip id，外部参考时钟的选择等等都在shared寄存器里。因此在配置之前，要清楚将要操作的是哪类寄存器。寄存器0xff的bit 0就是进行选择。
step 2：在step 1中已经选定操作的是shared寄存器，所以接下来对0x02寄存器的操作就是选择外部参考时钟，根据datasheet给出的值选中即可。
step 3~5：一般shared寄存器需要操作的就是选择参考时钟，其它的配置都在channel寄存器中。首先step 3选中channel寄存器，step 4和5选择哪些channel将同时被修改。如果所有channel采用相同配置，最简便的方法就是将0xff的bit 1置为1，那么将会以广播的方式修改所有通道，而不用再去配置channel选择寄存器。
step 6：配置channel寄存器前，将cdr置于复位状态，以保证配置没有完成之前，retimer不会尝试去锁定。
step 7：cdr锁定速率有两种配置方式。如果系统速率是常见的标准速率，比如下表中列举的值，那么我们直接选择相应的寄存器值即可。但如果不是标准速率，比如11.3gbps，那么我们就需要采用手动计算vco工作频率，具体步骤可以参考ds125df1610产品资料的8.3.2章节。
step 8：根据cdr锁定时ctle和dfe自适应算法的区别，通常有四种工作模式可选。如下表，可以根据调试情况，通过寄存器0x31选择其中一种。
四种模式具体区别如下：
mode 0：手动模式，ctle和dfe均需要手动设置；
mode 1：ctle自适应，而dfe需要手动设置；
mode 2：ctle首先自适应到一个最优的设置，然后dfe再自适应调整；
mode 3：ctle首先自适应到一个最低要求的水平，然后dfe自适应到最佳设置，最后ctle再重新自适应到最佳的水平。
step 9：根据上一步选择的工作模式确定是否需要使能dfe。
step 10~15：高速接口都是只有接收侧参数可以自适应，发送侧参数需要手动设置。step 10到15就是用于配置retimer发送信号幅度，加重和fir滤波器。
step 16：释放cdr复位。
通常情况下，完成上面的配置后，retimer就可以正常锁定工作。如果测试中链路上有误码的话，则需要根据实际情况去优化各个参数。
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1. 电源：ti的retimer产品供电方式都非常简单，一般只需2.5v单电源，像ds125df111还可以支持单3.3v供电。从下表可以看到，retimer对电源噪声性能要求不高，通常情况下可以采用dc/dc电源方案，在供电管脚增加适当的滤波电容即可。
另外，电源选型时还需要注意功耗问题，在芯片资料中都会给出各种功能组合下的功耗，那么我们就可以根据实际应用计算出最大的功耗，作为电源方案选择的一个参考标准。
2. 时钟：外部参考时钟主要是给retimer内部vco提供一个校准的参考，它只要求频率的精度在+/-100ppm范围之内即可，而对phase noise没有特别的要求。需要注意的是不同的retimer支持的时钟频率和电平有区别。像ds125df1610可以支持25 mhz，125 mhz和312.5mhz的单端或差分输入，而大部分10g retimer，比如ds125df111只支持25mhz的单端输入。设计时需要根据数据手册来进行选择。
3. ac耦合电容：高速信号传输通常需要做ac耦合，考虑到布板的方便性以及信号的完整性，ti部分retimer产品在芯片内部会集成该耦合电容，这个需要设计时从产品手册上去确认，避免遗漏或者重复添加。
4. i/o口耐压：如前面所讲，ti retimer一般都是2.5v单电源供电，因此需要注意它的i/o口耐压问题。为了方便与板上主控芯片的对接，retimer内部对i2c，reset和interrupt口做了特殊处理，都允许直接上拉到3.3v，这个可以从典型应用图上看到。而其他i/o口就需要注意不能超过电源供电电压。
高速信号电路设计还有一个非常重要的地方就是pcb layout，它直接影响信号传输中的性能。在layout时，我们需要注意：
信号、电源和地层的合理分配，信号尽可能的远离噪声源；
保持高速差分线的对称，以及阻抗控制在100Ω±5%以内；
避免差分线的剧烈弯折，使用45°或者曲线弯折；
保证不同差分线对间的skew匹配。
沿信号路径，避免参考平面的不连续而引起阻抗的变化，注意电流返回路径；
ac耦合电容最大选择0402封装，尽可能的保证走线宽度一致，尽量减少过孔数量；
选择的连接器要能满足最高速率性能要求。
在做电路设计时，只要注意到上面提到的这些地方，应该就可以保证芯片正常上电工作和传输链路上信号的性能，接下来我们需要做的是寄存器配置。需要注意，上电后系统最佳的配置顺序是先asic，后retimer。这是因为如果retimer先于asic 配置，那么这时asic高速i/o口发送的数据不稳定，而retimer只要检测到有信号后，就会尝试去锁定，此时自适应出来的参数就不是最优的。
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step 2：在step 1中已经选定操作的是shared寄存器，所以接下来对0x02寄存器的操作就是选择外部参考时钟，根据datasheet给出的值选中即可。
step 3~5：一般shared寄存器需要操作的就是选择参考时钟，其它的配置都在channel寄存器中。首先step 3选中channel寄存器，step 4和5选择哪些channel将同时被修改。如果所有channel采用相同配置，最简便的方法就是将0xff的bit 1置为1，那么将会以广播的方式修改所有通道，而不用再去配置channel选择寄存器。
step 6：配置channel寄存器前，将cdr置于复位状态，以保证配置没有完成之前，retimer不会尝试去锁定。
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step 8：根据cdr锁定时ctle和dfe自适应算法的区别，通常有四种工作模式可选。如下表，可以根据调试情况，通过寄存器0x31选择其中一种。
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mode 2：ctle首先自适应到一个最优的设置，然后dfe再自适应调整；
mode 3：ctle首先自适应到一个最低要求的水平，然后dfe自适应到最佳设置，最后ctle再重新自适应到最佳的水平。
step 9：根据上一步选择的工作模式确定是否需要使能dfe。
step 10~15：高速接口都是只有接收侧参数可以自适应，发送侧参数需要手动设置。step 10到15就是用于配置retimer发送信号幅度，加重和fir滤波器。
step 16：释放cdr复位。
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