DDR4/LPDDR4硬核控制器I/O plannin的设计和实现
本文作者：赛灵思工程师 kathy ren
在versal新一代acap器件上，除了延续之前ultrascale/ultrascale+系列器件上已有的ddr4 ip之外，还配置了最新的ddr4/lpddr4 硬核控制器 (noc ip)。它的性能更高，并且不额外占用其他的可编程逻辑资源 (pl)。使用它的时候，在硬件设计方面和设计流程上，和之前的软核控制器(ddr4 ip)也有着很大的不同。今天我们来介绍一下i/o planning方面的设计考虑和实现流程。
在原理图设计之前，需要先新建一个测试小工程，在block design中添加noc ip。
在ip wizard中，根据 memory 容量，位宽，带宽等要求完成相关配置。
总体上来讲，ddr4/lpddr4的管脚有2种分配模式：flipped和non-flipped，模式的选择可以通过使能或者关闭 noc ip 中 “flipped pinout”的选项来实现。
versal 器件上每个noc ip对应3个io bank的管脚，它们都位于同一个triplet之中。一个noc ip对应的所有ddr4/lpddr4接口管脚都必须放置在这3个io bank之中。在对 block design进行综合之后，打开synthesized design，在i/o ports窗口中点击 “open advanced i/o planner” ，按照bank或者nibble为单位指定所有管脚的位置。
在此之后，地址、控制和时钟管脚的位置就被固定了下来。数据管脚在byte以内和byte之间可以进行微调，具体的调整规则可以参考pg313中pinout rules相关章节。
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https://docs.xilinx.com/r/en-us/pg313-network-on-chip
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