MIPI DPHY&CPHY接口描述及FPGA实现要点
mipi是移动领域最主流的视频传输接口规范，没有之一，目前应用最广泛的是mipidphy和mipi cphy两组协议簇（另外还有mipi mphy，属于高速serdes范畴，应用不那么广泛），其中csi-2主要用于图像接入（一般是接sensor），dsi-2主要用于图像输出（一般是输出到显示屏）。
本文主要以csi-2为例进行仔细说明，dsi-2雷同，举一反三即可。
1 接口协议比较关于mipi dphy和mipi cphy的详细物理层协议和csi-2/dsi-2协议咱们自己下载官方英文版细细品读即可，这里主要讲关键点。
1.1 物理层开局一张图（见下图1），内容是干货，mipi cphy和dphy物理层之间的差异全在这张图里面了。
图1 mipi dphy和cphy物理层直观比较图
从图1可以看出，最直观的差异是dphy是源同步系统，有专门的同步时钟通道，但是cphy没有同步时钟，时钟是嵌入到数据中的。显然的，实现嵌入时钟的目的是为了增加带宽，肯定会涉及到编码，物理层的结构必然是完全不同，单从线路上看，cphy是一个a/b/c三线系统。
mipi dphy的物理层，咱们大家都很清楚，一对时钟，几对数据，接收端根据时钟边沿采样数据，找到0xb8的同步头，物理层实现就算是齐活了，但mipi cphy不同，因为它不传输时钟，那么要接收cphy的数据，必须先恢复时钟，然后再用恢复的时钟采样数据并寻找同步头，最后还需要进行数据解码恢复出最初的发送的内容（发送端的过程相反）。
那么，cphy物理层到底是怎么实现嵌入时钟这一关键步骤的呢？请看下图2和图3。
图2 cphy“线态”变化图
图3 cphy接口等效电路图
结合图2和图3，cphy物理链路（a/b/c线）上传输的是不同的电平，通过a-b，b-c，c-a的电平运算，恢复出+x，-x，+y，-y，+z，-z六种不同的线态，通过前后线态的旋转方向，相位和极性恢复出编码符号，再通过连续7组符号解码出16bit的数据，整个过程见下图4。
图4 数据恢复过程图
为何要选择这比dphy复杂多的物理层呢？一切都是为了提升带宽，从图2可以看出，某种线态的可能有5种不同的变化，那么它每个符号可编码的数据为log 2 （5） = 2.3219，理论带宽为dphy的2.3219倍，每16bit数据编码成7个符号，带宽优势明显。
1.2 csi-2层mipi cphy和mipi dphy的csi-2层协议大致相同，细节上的差异如下：
（1） dphy以byte为单位进行数据组织；cphy以16bit word为单位进行数据组织；
（2） dphy 的短帧和长帧的帧头信息与数据的组织方式相同；cphy则是固定每个通道为6×16bit的帧头信息（短帧信息），见下图5。
图5 cphy csi-2数据组织
因此，在csi-2解包逻辑尚无法完全共用。
2 fpga实现mipi接口电平比较特殊，lp模式下为1.2v的lvcmos电平，dphy在hs模式下为slvs-400电平，cphy在hs模式下需要做电平减法运算。
2.1 硬件电路就目前而言，直接支持mipi dphy的fpga主要有xilinx ultrascale+系列（1.5gbps/lane max）lattice crosslink（1.5gbps/lane max）及lattice crosslink nx（2.5gbps/lane max），其它型号的pfga均需添加额外的电平转换电路将信号转换为lvds。
（1） dphy，低于800mbps/lane速率，使用电阻网络即可；高速率的需选用专门的电平转换芯片，如mc20901、lt89101l等；
（2） cphy，因为需要做减法运算，故可用专门的告诉比较器（或repeater），结果以lvds电平输出。
2.2 逻辑实现逻辑实现的差异主要在物理层，cphy和dphy完全不同。
2.2.1 mipi dphymipi dphy属于源同步系统，转换为lvds电平后就是一个通用的iserdes逻辑，主要是时钟方案有两种考虑：
第一种：使用pll、mmcm或dll，此种方案对pll的锁定时间有较高的要求，通常要求us级才能保证在时钟不连续模式下正常锁定，当然具有专用dphy逻辑的器件有专门的pll电路实现。这种方案的好处是不易受时钟毛刺的影响，接收较为稳定。
第二种：在源同步时钟基础上使用专门的时钟buffer分频（如xilinx 7系列的bufr），这种方案可适应任意速率，不需要预先设定速率来配置锁相环电路，缺点是易受时钟毛刺影响，出错率稍高。
2.2.2 mipi cphymipi cphy的难点是时钟恢复，在fpga系统中，没有针对mipi cphy的专用时钟恢复电路（cdr），因此，需要充分利用cphy的线态编码均衡和fpga可编程延时电路的特点来实现cdr，这种方案理论上要求fpga内部延时逻辑约精确越好，lut时钟性能越高，这样会把时钟恢复误码和抖动降到最低。时钟恢复完成后，线态解码、符号解码和数据恢复流程见图4。
总之，mipi cphy在mipi dphy的基础上成倍增加了带宽，减少了线对数量，在高速大靶面传感器和高分高刷新移动设备oled应用上越来越普及。
2.2.3 资源占用panda君在xilinx kintex-7系列fpga对mipi dphy+cphy 接收ip进行了验证，占用资源sliceluts为2352个，slice registers 3401个。本方案亦可在紫光同创、高云等国产fpga上降速实现。
图5 mipi dphy+cphy vivado工程图
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1.1 物理层开局一张图（见下图1），内容是干货，mipi cphy和dphy物理层之间的差异全在这张图里面了。
图1 mipi dphy和cphy物理层直观比较图
从图1可以看出，最直观的差异是dphy是源同步系统，有专门的同步时钟通道，但是cphy没有同步时钟，时钟是嵌入到数据中的。显然的，实现嵌入时钟的目的是为了增加带宽，肯定会涉及到编码，物理层的结构必然是完全不同，单从线路上看，cphy是一个a/b/c三线系统。
mipi dphy的物理层，咱们大家都很清楚，一对时钟，几对数据，接收端根据时钟边沿采样数据，找到0xb8的同步头，物理层实现就算是齐活了，但mipi cphy不同，因为它不传输时钟，那么要接收cphy的数据，必须先恢复时钟，然后再用恢复的时钟采样数据并寻找同步头，最后还需要进行数据解码恢复出最初的发送的内容（发送端的过程相反）。
那么，cphy物理层到底是怎么实现嵌入时钟这一关键步骤的呢？请看下图2和图3。
图2 cphy“线态”变化图
图3 cphy接口等效电路图
结合图2和图3，cphy物理链路（a/b/c线）上传输的是不同的电平，通过a-b，b-c，c-a的电平运算，恢复出+x，-x，+y，-y，+z，-z六种不同的线态，通过前后线态的旋转方向，相位和极性恢复出编码符号，再通过连续7组符号解码出16bit的数据，整个过程见下图4。
图4 数据恢复过程图
为何要选择这比dphy复杂多的物理层呢？一切都是为了提升带宽，从图2可以看出，某种线态的可能有5种不同的变化，那么它每个符号可编码的数据为log 2 （5） = 2.3219，理论带宽为dphy的2.3219倍，每16bit数据编码成7个符号，带宽优势明显。
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（2） dphy 的短帧和长帧的帧头信息与数据的组织方式相同；cphy则是固定每个通道为6×16bit的帧头信息（短帧信息），见下图5。
图5 cphy csi-2数据组织
因此，在csi-2解包逻辑尚无法完全共用。
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（2） cphy，因为需要做减法运算，故可用专门的告诉比较器（或repeater），结果以lvds电平输出。
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