SpinalHDL中不可不知的位拼接符
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在之前写verilog时，位拼接符是一个很常见的东西，今天来看下在spinalhdl中常见的位拼接符的使用。
建议spinalhdl 版本不低于1.7.1(1.7.1版本bug较多，再往上～)
》{a,b,c}=c 将一个信号的不同bit赋值给不同的信号，这种拼接方式可以在spinalhdl中按照如下的形式进行书写：
case class demo() extends component{ val datain=in bits(8 bits) val dataout0,dataout1= out bits(4 bits) (dataout0,dataout1):=datain}》d={a,b,c}
对于这种形式的拼接赋值，在spinalhdl中可以采用如下形式:
case class demo() extends component{ val a,b,c=in bits(2 bits) val d= out bits(6 bits) d:=cat(a,b,c)}》{d,e}={a,b,c}
对于这种形式的拼接赋值，是上面两种形式的组合体，那么可以这么来写:
case class demo() extends component{ val a,b,c=in bits(2 bits) val d,e= out bits(3 bits) (d,e):=cat(a,b,c)}
针对这种形式，当然也可以更简化一些：
case class demo() extends component{ val a,b,c=in bits(2 bits) val d,e= out bits(3 bits) (d,e):=(a,b,c)}》b={n{a}}
这种类型的赋值在spinalhdl中提供了两个api：
case class demo() extends component{ val a=in bits(2 bits) val b= out bits(6 bits) b:=b(a,3) //不是b(a,3 bits)，别搞混}case class demo() extends component{ val a=in bits(2 bits) val b= out bits(6 bits) b:=repeat(a,3)}
这两种实现方式最终生成的verilog代码略不优雅，只是将a机械的重复了n次：
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