科普一下先进工艺22nm FDSOI和FinFET的基础知识
传统工艺的挑战
leakage/power consumption issue泄漏功率仍然是hkmg(high-k metal gate)一个主要问题。从下图看出，在28nm的high-k metal gate stack中，leakage power仍然在总功耗中占据主导地位。因此，降低芯片leakage成为设计的重点之一。 leakage是主要cost，直接影响整个芯片的功耗。
三十年内物理尺寸scaling1000倍，晶体管数量增加10的6次方，工艺制程遭遇挑战cmos技术走到22nm之后，因为光刻技术所限，特征尺寸已很难继续微缩，急需革新技术来维持进一步发展。在众多的候选技术之中，fdsoi(fully depleted soi，全耗尽soi)和finfet技术极具竞争力。
对于fdsoi晶体管，硅薄膜自然地限定了源漏结深，同时也限定了源漏结的耗尽区，从而可改善dibl(drain induced barrier lowering，漏致势垒降低)等短沟道效应，改善器件的亚阈特性，降低电路的静态功耗。此外，fdsoi晶体管无需沟道掺杂，可以避免rdf(random dopants fluctuation，随机掺杂涨落)等效应，从而保持稳定的阈值电压，同时还可以避免因掺杂而引起的迁移率退化。
传统planar bulk& fdsoi& finfet
传统bulk planar的局限性
channel area underneath the gate is too deep and too much of the channel is too far away from the gate to be well-controlledhigher leakage power(static/stand-by power)gate is never truly turned off解决方法：将channel变得更窄，使得可以被gate较好的控制。
可用的解决方案：fdsoi && finfet
fd-soi晶体管级优势
fd-soi工艺可以获得较高的performance（性能比finfet肯定还是要差点，但是比28nm提高很多），较低的leakage，power，而且成本与28nm hkpg接近。
另外，目前国内正在扶持发展fd-soi工艺技术，对于采用这个工艺制程的企业均给与大额的补贴。所以实际上fd-soi的芯片流片费用相比28nm还会更便宜。
fd-soi技术不仅能得到finfet全耗尽晶体管带给平面传统技术的全部好处，而且还能实现后者无法达到的先进的负偏压（back bias）技术。
减少寄生电容,提高器件频率,与体硅相比soi器件的频率提高20-35%。由于减少寄生电容。降低漏电流，soi器件的功耗下降35-70%。
fd-soi消除了****闩锁效应 (latch up 是指cmos晶片中, 在电源power vdd和地线gnd(vss)之间由于寄生的pnp和npn双极性bjt相互影响而产生的一低阻抗通路, 它的存在会使vdd和gnd之间产生大电流。
fd-soi工艺可以将工作电压降低至大约0.4v，而相比之下bulk cmos工艺的最小极限值一般在0.9v左右。使用fdsoi的后向偏置技术可以提供更宽动态范围的性能，因此特别适合移动和消费级多媒体应用。
什么是finfet？
前台积电首席技术官和伯克利公司的前任教授胡正明及其团队于1999年提出了finfet的概念，并在2000年提出了utb-soi（fd soi）。这两种结构的主要结构都是薄体，因此栅极电容更接近整个通道，本体很薄，大约在10nm以下。所以没有离栅极很远的泄漏路径。栅极可有效控制泄漏。
finfet原理
在鳍式场效应晶体管，该信道由一个薄的翅片由栅极在轻掺杂的薄基板包裹从三个侧面提供具有减少的漏电流和降低的短沟道效应的更好的静电控制形成。
finfet具有由薄硅“鳍”包裹的导电沟道。
为什么我们需要finfet？
随着设备尺寸的缩小，在较低的技术节点，例如22nm的，具有在沟道长度，面积，功率和工作电压的缩放比例，短沟道效应开始变得更明显，降低了器件的性能。为了克服这个问题，finfet就此横空出世。
在传统cmos器件中，沟道是水平的，而在finfet中，沟道是垂直的。finfet的宽度取决于fin的高度。
在上图中，w1 = w3 =鳍的高度，w2 =鳍的厚度。
有效channel宽度=（2 *翅片高度）+翅片厚度
w =（2 * w 1）+ w 2
有效沟道长度=栅极长度= l
这种类型的栅极结构提供了对沟道传导的改进的电控制，并有助于降低漏电流并克服一些短沟道效应。
在finfet工艺下的数字后端实现将会稍微复杂点，比如fin必须在grid上。这就对floorplan提出了更多的挑战，比如模块boundary不能随意给，memory不能随意摆放等。
finfet的缺点
工艺制程比较复杂芯片流片需要更多的mask，成本急剧增加静态 vs 动态 body-biasing技术
static: need bb value optimization prior to implementation
dynamic: can use bb optimization on the spot after implementation
在数字ic设计中，我们通常还是需要用到动态调整井偏置电压，符合low power设计要求。但是此时就需要bb gen，这个东西还是蛮大的，需要占用芯片一部分面积。
采用了body bias技术后，除了需要增加bb gen外，静态时序分析阶段的timing signoff也会变得更加复杂（signoff corner会增加很多）。
下图为28nm hkmg(high-k metal gate)与22fdx两种不同工艺的功耗与频率量化对比图。橙色曲线为28nm hkmg，中间褐色那条曲线为22fdx（不做bias），最上面那条蓝色曲线为22fdx（采用正向bias）。
从图中数据得知，在同样的频率下，采用22fdx（不做bias）工艺的功耗相比28hkmg工艺节省了近50%。而在同样的频率和同样的工艺22fdx下，采用fbb（forward body biasing）的功耗较normal也节省了近50%的功耗。另外，在同样的功耗下，不同工艺下芯片的performance也相差30-40%。
22fd-soi平台 ( 超低功耗，高性能，低成本应用需求 )
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如何才能让DPoS共识机制实现真正的去中心化
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半导体使汽车设计大规模变革
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传统小家电企业为什么要转型？如何转型、如何互联网化？（上）
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电容降压电路原理
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全球智能制造发展历程及发展现状、趋势
机器人底盘的模块化运作是低成本运营的必然趋势
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人工智能新闻：2017年7月
华为在上海召开了终端分布式能力开放技术交流会
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对于fdsoi晶体管，硅薄膜自然地限定了源漏结深，同时也限定了源漏结的耗尽区，从而可改善dibl(drain induced barrier lowering，漏致势垒降低)等短沟道效应，改善器件的亚阈特性，降低电路的静态功耗。此外，fdsoi晶体管无需沟道掺杂，可以避免rdf(random dopants fluctuation，随机掺杂涨落)等效应，从而保持稳定的阈值电压，同时还可以避免因掺杂而引起的迁移率退化。
传统planar bulk& fdsoi& finfet
传统bulk planar的局限性
channel area underneath the gate is too deep and too much of the channel is too far away from the gate to be well-controlledhigher leakage power(static/stand-by power)gate is never truly turned off解决方法：将channel变得更窄，使得可以被gate较好的控制。
可用的解决方案：fdsoi && finfet
fd-soi晶体管级优势
fd-soi工艺可以获得较高的performance（性能比finfet肯定还是要差点，但是比28nm提高很多），较低的leakage，power，而且成本与28nm hkpg接近。
另外，目前国内正在扶持发展fd-soi工艺技术，对于采用这个工艺制程的企业均给与大额的补贴。所以实际上fd-soi的芯片流片费用相比28nm还会更便宜。
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减少寄生电容,提高器件频率,与体硅相比soi器件的频率提高20-35%。由于减少寄生电容。降低漏电流，soi器件的功耗下降35-70%。
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在上图中，w1 = w3 =鳍的高度，w2 =鳍的厚度。
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w =（2 * w 1）+ w 2
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