实现补码加减运算的逻辑电路
实现补码加减运算的逻辑电路
运算前，x、y寄存器分别存储被加（减）数 和 加（减）数，计算结果存回x寄存器；f为加法器，能在命令x→f和y→f信号的控制下接收两个寄存器中的数据并完成加法运算，运算结果在f→x命令信号的控制下接收回x寄存器中。
为实现减运算，应将y寄存器中补码数据的负数表示送到加法器f，这可以通过送y寄存器中每位数据的反码并在f的最低位给出进位1输入信号变通完成，用/y→f和1→f控制命令实现。
图2.5 实现补码加减运算的逻辑电路
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