FPGA设计流程
fpga的设计流程主要包括hdl代码编写、rtl综合、布局布线、静态时序分析、生成下载文件。下面将逐一介绍各部分。下面是fpga设计的流程图。
1、hdl代码编写
行为语言是目前使用较多的高层硬件描述语言，主要有vhdl和verilog hdl两个ieee标准。在使用黑金fpga开发板进行学习的过程中使用较多的是hdl。其突出优点有：语言与工艺的无关性；语言的公开可利用性；具有很强的逻辑描述和仿真功能，且输入效率高；在不同的设计输入库之间转换方便。
之后进行功能仿真是在编译之前对用户所设计的电路进行逻辑功能验证，此时的仿真没有延时信息只对初步的功能进行检测。
2、rtl综合
将模块化层次化设计的多个文件合并为一个网表，使设计层次平面化。
3、布局布线
将已经分割的逻辑小块放到器件内部逻辑资源的具体位置并利用布线资源完成各个功能块之间的连接。
4、静态时序分析
静态时序分析主要进行时序仿真，它又称为后仿真或者延时仿真。由于不同器件的内部延时不一样，不同的布局布线方案也会影响延时。因此需要在设计过程中进行时序仿真，分析其时序关系，估计设计的性能，以及检查和消除竞争冒险等是非常有必要的。
5、生成下载文件
在时序仿真完成之后产生可供器件编程的位流数据文件，然后将编程数据写入到器件中。
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