CMOS级逻辑电路实现综述
cmos级逻辑电路实现综述
cmos逻辑电路，分两部分，上拉部分，下拉部分。上拉部分由pmos管电路构成，下拉部分由nmos管电路组成，如下。上下拉，形成互补。
由前面的基础可知，cmos只能实现基本逻辑的非，比如或逻辑，与逻辑，如果不加反相器，cmos只能实现或非，与非逻辑。原因就是上拉逻辑只能用pmos实现，下拉逻辑只能由nmos实现，而pmos的导通需要输入信号为0，nmos导通需要输入信号为1。
既然如此，我们在用cmos实现逻辑电路时，一般可以照如下顺序去做：
1. 可以先将其整体先加上一个非，作相应的逻辑转化。
2. 上拉逻辑中各个pmos，与操作为并联，或操作为串联。
3. 下拉逻辑中各个nmos，与操作为串联，或操作为并联。
比如我们想从cmos层去实现逻辑 out = d+a*(b+c) （减号“-”表示取反（非）操作，“+”表示或,*表示与）。
设计过程如下：
1. out = - ( -(d+a*(b+c)) )
2. out1 =-(d+a*(b+c))
3. out = -out1
对于out1 = -(d+a*(b+c))，正好是逻辑整体上带了个非。
故对于上拉逻辑:
或操作为串联，从而输入b,c接到的pmos之间为串联。
与操作为并联，故输入a接到的pmos跟b,c或逻辑之间为并联。
或操作为串联，故d与a*(b+c)的pmos逻辑为串联。
对于下拉逻辑与上拉逻辑正好相反：
或操作为并联，从而输入b,c接到的nmos之间为并联。
与操作为串联，故输入a接到的nmos跟b,c或逻辑之间为串联。
或操作为并联，故d与a*(b+c)的nmos逻辑为并联。
从而得到out1 =-(d+a*(b+c)) 的cmos实现如下：
out = -out1，故得最终答案如下：
当然，在mos管级别还可以做一些优化，比如mos管级别的逻辑优化，mos管栅源共用，晶体管尺寸调整，重新安排各个输入的上下顺序等等，都可以在mos管级别使得电路的时序与面积功耗等得到优化，但这不是我们的重点，一般对于全定制ic设计会从mos管级开始考虑电路的实现。这里我们只是对其做一个了解。
我们今后的重点将会注重于门级以上的电路实现与优化，特别是到了verilog描述，主要着重于数据流级，行为级描述。
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1. 可以先将其整体先加上一个非，作相应的逻辑转化。
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3. 下拉逻辑中各个nmos，与操作为串联，或操作为并联。
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1. out = - ( -(d+a*(b+c)) )
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3. out = -out1
对于out1 = -(d+a*(b+c))，正好是逻辑整体上带了个非。
故对于上拉逻辑:
或操作为串联，从而输入b,c接到的pmos之间为串联。
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或操作为串联，故d与a*(b+c)的pmos逻辑为串联。
对于下拉逻辑与上拉逻辑正好相反：
或操作为并联，从而输入b,c接到的nmos之间为并联。
与操作为串联，故输入a接到的nmos跟b,c或逻辑之间为串联。
或操作为并联，故d与a*(b+c)的nmos逻辑为并联。
从而得到out1 =-(d+a*(b+c)) 的cmos实现如下：
out = -out1，故得最终答案如下：
当然，在mos管级别还可以做一些优化，比如mos管级别的逻辑优化，mos管栅源共用，晶体管尺寸调整，重新安排各个输入的上下顺序等等，都可以在mos管级别使得电路的时序与面积功耗等得到优化，但这不是我们的重点，一般对于全定制ic设计会从mos管级开始考虑电路的实现。这里我们只是对其做一个了解。
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