如何能够让计算和存储器水乳交融？
如何能够让计算和memory水乳交融，这个看起来的确是一个一石二鸟的想法。毕竟，作为cpu/gpu以及memory，从本质上大家都是门电路，没理由不在一起。在这里，就需要认真地再复习一下memory的类别了。
在易失的存储器中，主要就是sram和dram。两者都历史相对比较悠久的器件。而且，在大部分的心目中dram就是memory的缺省候选。对于dram来讲，有一篇神文值得安利。《what every programmer should know about memory》[1]，其中基本上介绍了程序员需要关心的memory相关的信息，特别集中在dram上。当然，如果要写what every designer should know about memory， 估计要关注sram了。
dram和sram的主要区别如下：
可以看出，sram相对于dram，需要更多的晶体管来实现。sram的好处是：
1. 不需要refesh的电路，每个cell的内容在写入之后，会一直保存到掉电为止。而dram则需要在10-100ms的时间级别进行refresh。
2. sram的抗干扰能力要比dram强，这个也是那些晶体管的主要用处。
这里面没有提另一个关键的信息，就是功耗。对于一般的情况下，因为dram需要周期性地refresh，因此功耗比较大。但是sram自身功耗和主频的关系比较大，如果整个系统的时钟很高的话，sram的功耗可能会超过dram。
对于memory来讲，定义它的主要性质的基本因素就是cell，每一个cell在ram中代表一个bit，但是更重要的是memory的array，任何的memory都不是单个cell的操作，而是需要array level的操作。
这个是memory cell 和memory array的示意图，可以看出，wordline 和bitline 是memory cell的基本概念，wordline 也是地址线，性质和enable类似，主要是来决定memory array中的一行cell可以被读取或者写入。当然，wordline的信息对应的地址是唯一的，而且在任意时间，只有一个workline处于high，也就是enable。
bitline就是memory的真正位宽了，因为种种原因，内存的cell的word line 和bitline不没有做成完全的nxn的array，代表的地址的word line 总是要比bitline大很多，因此有了ras和cas的概念，先选row，再下一个周期选col。对于bitline，和目前的ddr相关的bank的概念就是扩展bitline常用的方式。
到这里，大家算是对于dram的memory array有了了解。切入正题，段博士的老板，也就是谢源教授在一个方向上的试探。[2]
个人认识是一个试探的原因有两个方面：
因为dram的商业壁垒太高，我们有基于xilinx的fpga做nvdimm的客户，他们的商业模式都是自己做控制器和系统的开发，最后交dram厂家上产线生产组装。因为dram的高度垄断，因为任何基于dram方向的创新都需要他们的支持，目前来看，这些巨头对于这个方向并没有兴趣。而且其中micron在2015-2016年在异构计算上的很多投资基本上都失败了。谢老师的合作伙伴samsung电子，估计也是玩票性质。
和之前讲的计算和存储结合不同，这种方式需要对memory array做非常细致的拆解，而且处处定制。这个和gpu或者asic方案对比，实用性太差了。而且，相对与gpu 15x的性能功耗比，在2019大放异彩的以色列asic面前，基本上可以或略不济。
我曾在2017年的cncc的会上，问谢老师，他的hbm在从提出到商业使用，基本上只花了不到10年的时间，这个真的很nb了。对于他的in-suite accelerator，他认为要花多久？谢老师很有风度的回避了这个问题。[3]
于是，这个革命的重任再次落到了nvm身上，诞生于1985年的nor和nand先完成了存储行业的革命，他们的近亲们现在在解决了random access的同时，希望利用array来解决计算问题。
目前来看，大家认为通过对于未来的可以支持random access， byte address的新型非易失存储在架构上的优化来做到一石二鸟充满信心。段博士引用了几篇最近的论文，基本上都是基于mram[4]和reram[5]的。mram在2018年的fms上有几个相关的专题，但是从目前来看，mram的制程进展没那么快，人家samsung都在用1y做dram了，他还在40nm，但独立和嵌入式发展不一样。而reram曾经是hp和sandisk 的深度合作的基础，但是现在也是物是人非。
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可以看出，sram相对于dram，需要更多的晶体管来实现。sram的好处是：
1. 不需要refesh的电路，每个cell的内容在写入之后，会一直保存到掉电为止。而dram则需要在10-100ms的时间级别进行refresh。
2. sram的抗干扰能力要比dram强，这个也是那些晶体管的主要用处。
这里面没有提另一个关键的信息，就是功耗。对于一般的情况下，因为dram需要周期性地refresh，因此功耗比较大。但是sram自身功耗和主频的关系比较大，如果整个系统的时钟很高的话，sram的功耗可能会超过dram。
对于memory来讲，定义它的主要性质的基本因素就是cell，每一个cell在ram中代表一个bit，但是更重要的是memory的array，任何的memory都不是单个cell的操作，而是需要array level的操作。
这个是memory cell 和memory array的示意图，可以看出，wordline 和bitline 是memory cell的基本概念，wordline 也是地址线，性质和enable类似，主要是来决定memory array中的一行cell可以被读取或者写入。当然，wordline的信息对应的地址是唯一的，而且在任意时间，只有一个workline处于high，也就是enable。
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我曾在2017年的cncc的会上，问谢老师，他的hbm在从提出到商业使用，基本上只花了不到10年的时间，这个真的很nb了。对于他的in-suite accelerator，他认为要花多久？谢老师很有风度的回避了这个问题。[3]
于是，这个革命的重任再次落到了nvm身上，诞生于1985年的nor和nand先完成了存储行业的革命，他们的近亲们现在在解决了random access的同时，希望利用array来解决计算问题。
目前来看，大家认为通过对于未来的可以支持random access， byte address的新型非易失存储在架构上的优化来做到一石二鸟充满信心。段博士引用了几篇最近的论文，基本上都是基于mram[4]和reram[5]的。mram在2018年的fms上有几个相关的专题，但是从目前来看，mram的制程进展没那么快，人家samsung都在用1y做dram了，他还在40nm，但独立和嵌入式发展不一样。而reram曾经是hp和sandisk 的深度合作的基础，但是现在也是物是人非。
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