传李斌正推动蔚来自研自动驾驶芯片：八字没一撇
今天关于蔚来最劲爆的消息来自 36kr，说蔚来正在计划自研自动驾驶芯片，同时内部已经成立了代号为 smart hw （hardware）的硬件团队。
消息出来后，我们打听了一番，蔚来计划自研芯片这个事，的确如 36 kr 所言处于推动环节，甚至可以说是「八字没一撇」，但想法、计划肯定是有的。
36 kr 文章的关键点也正如其所言是「向公司高管和股东们吹吹风，提前做一些沟通。」
至于 smart hw 这个团队，我们得到的消息不多，但未收到否认的表态。
很多人对于蔚来的期望，其实不仅仅是一家生产高端智能电动汽车的中国汽车公司，或者新造车公司。更多还是希望它能成为一家布局广泛、覆盖智能、软硬件、具备更多可能性的科技公司。
有关科技公司这个事，我们曾问过李斌。李斌说，蔚来原本就是一家科技公司。
因而，虽然现在「八字没一撇」，但我们还是期待蔚来真的能向这个方向发展。
剩下的问题有两个。
第一，按照 36 kr 的报道，蔚来年底会做年度预算，自研芯片的投入资金较大，需要上会，「以李斌现在的声望，这个项目敲定的难度不会太大。」
第二、项目敲定了，但芯片自研，蔚来能做成吗？能有像特斯拉 fsd 芯片一样的蔚来芯片吗？
前一个问题，我们无法解答。今天主要来谈谈第二问题，自研芯片的难度在哪里？自研又指的是什么？蔚来需要客服什么困难？
下面开始。
蔚来造芯，需要爬什么坑？
一个前提是：硅芯片行业的准入门槛（说白了就是钱）在不断提高，而且终有一天会高到无法承受。
但想要把账算清楚，我们首先要知道制造芯片需要经历怎样的步骤，哪些部分特别烧钱，以及预测一下蔚来会选择怎样的芯片工艺（不同工艺成本也不一样）。
想要把芯片造出来不难，找台积电/三星/格罗方德这样的代工厂生产，有钱就能搞定。真正需要花心思，并且能体现蔚来自研能力的，是芯片设计。
芯片设计分为两大步，前端设计（也叫逻辑设计）和后端设计（也叫物理设计）。区分前后端的标志，是前端设计最终得到芯片电路图，而后端设计则主要包括大量验证和布局分析。
其中前端设计主要分为规格制定 formulation→规格设计 specificcation→hdl 硬件编码→功能验证 function verification→逻辑综合 logic synthesis→形式验证 verification。
后端设计则包括可测性设计 design for test→布局规划 floorplan→生成版图数据 layout gdsii→版图物理验证 layout physical verification 等主要步骤。
做完以上所有，芯片的设计就算完成了。问题是，设计芯片要多久？
举个例子，下面是 2019 年 9 月，amd 发布的自家 cpu 芯片规划图：
可以看到 zen 3 架构的芯片在当时属于「design complete 设计完成」阶段，而 zen 3 在今年 10 月中刚刚发布，预计 11 月开售。zen 4 当时处于「in design 设计中」阶段，预计 2021 年底发布。
也就是说，假设蔚来的自动驾驶芯片已经处于设计阶段，那么我们最早也要2022 年底才能迎来发布。因为芯片设计完成之后，还需要流片（相当于小规模样品）和最终的成品验证环节，这部分也会消耗大量时间。
设计讲清楚了，接下来要讨论的，是如果蔚来要做自动驾驶芯片，会选择怎样的工艺。
其实答案已经呼之欲出——7 纳米。
目前主流的自动驾驶芯片均使用了 14 纳米世代工艺，像是特斯拉的 fsd 芯片用的是三星 14 纳米、英伟达 xavier 用的是台积电 12 纳米（优化版 14 纳米），华为 mdc 搭载的昇腾 ascend 310 也是用的台积电 12 纳米。
但如果蔚来真的剑指 2023，7 纳米才是必由之路。
8 月份，台积电就已经宣布，特斯拉的下一代自动驾驶芯片将由博通联合设计，使用台积电的 7 纳米工艺制造。被英特尔收入麾下的mobileye，也宣布其 eyeq5 芯片会使用7纳米工艺打造。
至于已经开完发布会的英伟达，drive orin 大概率也使用了 7 纳米工艺（未经官方确定），最终实现增加一半功耗，提升 6 倍性能。
换而言之，如果蔚来想做一枚跟上时代潮流的自动驾驶芯片，7 纳米工艺再难也要攻克——但到底有多难呢？
我们开始算账。
根据 extremetech.com 的估算数据，7 纳米工艺芯片的设计成本高达2.97 亿美元（19.7 亿元），这还最乐观的，初次流片即成功的成本。
流片 tapeout，指的是在设计完成之后，正式量产之前，芯片设计公司和代工厂之间预产一部分样品，用于最终验证的小批量生产环节。根据工艺不一样，流片的报价也不一样。
代工厂的流片成本，是世界上被保护得最好的商业机密之一，即使是已经沿用了多年的 14 纳米，我们也找不到一份精确的报价。
我们能找到且确定真实的，只有「老掉牙」的，10 年前的台积电 28 纳米工艺流片报价——按照芯片表面积算钱，1.3 万美元每 mm² 每次，是两个节点之前 65 纳米工艺流片单价的近 3 倍。
如果按照每个节点涨一倍估算，28→20→14→10→7 这样下来，7 纳米流片成本就会达到每 mm² 21 万美元。此前有传言说华为的麒麟 990（113.31mm²）每次流片成本高达 3000 万美元（2 亿元），单价甚至略高于估算值。
也就是说，蔚来想要自己造性能足够强悍的自动驾驶芯片，可能要付出20 亿左右的前期成本，加上每次接近 2 亿的试错成本，以及起码两年，甚至 3 年的时间成本。更不要说到了下一代 5 纳米工艺时，研发成本预计会达到 5.7 亿美元起（约 40 亿元）。
何况以上计算，还没考虑另一个关键因素——人。
特斯拉凭借着马斯克的个人魅力和不像车企的激进思维，招募来了可能是地球最杰出的芯片架构师 jim keller，为 fsd 打下基础。如今苹果 a5-a9 芯片的负责人之一 pete bannon 还在特斯拉把持大局。英特尔和英伟达则是最近 20 年 cpu 和 gpu 的代名词，他们都有变态级别的人才储备。
钱、人、时间缺一不可，这就是蔚来自研芯片需要过的三道关卡。
智能电动时代，自研是车企必修课吗？
昨天，何小鹏在 p7 第一万辆下线活动中表示，「未来几年是科技和装备的竞争，如果你自己没有全研发能力，很难在这个领域里面赢。不光要能想到，还要能够做到。」
「自研」，这两年越来越成为车企喜欢挂在嘴边的词汇。
就连和 tier1 穿惯了同一条裤子的传统车企，也都在试图摆脱供应链的帽子，转而强调「深度合作」、「共同研发」。比如丰田联合英伟达、宝马找上 mobileye。
到底怎样才叫「自研」？
自动驾驶领域的「自研」定义其实挺广泛的。自研传感器（毫米波雷达、摄像头）、自研算法、自研芯片...做到任意一个，其实都能算「自研」。
其中最核心的、自上而下的，一定是自研芯片。完全的硬件支配权同时可以带来完全的软件自由度。而要想达到何小鹏所说的「全研发」，自研芯片是更关键的助力。
然而，即使蔚来真的迈出自研芯片这一步，长时间持续且越来越高的芯片研发投入、芯片制造成本如何摊平、怎么从 mobileye 时代顺利过渡、老车型要不要做兼容...等等，都是必须考虑，且非常重要的问题。
当然，诚如我们打探到的「八字还没一撇」，也许这个 smart hw 项目还只是在讨论阶段，甚至不一定会上马。
但谁能抵挡「垂直整合」的诱惑呢？
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36 kr 文章的关键点也正如其所言是「向公司高管和股东们吹吹风，提前做一些沟通。」
至于 smart hw 这个团队，我们得到的消息不多，但未收到否认的表态。
很多人对于蔚来的期望，其实不仅仅是一家生产高端智能电动汽车的中国汽车公司，或者新造车公司。更多还是希望它能成为一家布局广泛、覆盖智能、软硬件、具备更多可能性的科技公司。
有关科技公司这个事，我们曾问过李斌。李斌说，蔚来原本就是一家科技公司。
因而，虽然现在「八字没一撇」，但我们还是期待蔚来真的能向这个方向发展。
剩下的问题有两个。
第一，按照 36 kr 的报道，蔚来年底会做年度预算，自研芯片的投入资金较大，需要上会，「以李斌现在的声望，这个项目敲定的难度不会太大。」
第二、项目敲定了，但芯片自研，蔚来能做成吗？能有像特斯拉 fsd 芯片一样的蔚来芯片吗？
前一个问题，我们无法解答。今天主要来谈谈第二问题，自研芯片的难度在哪里？自研又指的是什么？蔚来需要客服什么困难？
下面开始。
蔚来造芯，需要爬什么坑？
一个前提是：硅芯片行业的准入门槛（说白了就是钱）在不断提高，而且终有一天会高到无法承受。
但想要把账算清楚，我们首先要知道制造芯片需要经历怎样的步骤，哪些部分特别烧钱，以及预测一下蔚来会选择怎样的芯片工艺（不同工艺成本也不一样）。
想要把芯片造出来不难，找台积电/三星/格罗方德这样的代工厂生产，有钱就能搞定。真正需要花心思，并且能体现蔚来自研能力的，是芯片设计。
芯片设计分为两大步，前端设计（也叫逻辑设计）和后端设计（也叫物理设计）。区分前后端的标志，是前端设计最终得到芯片电路图，而后端设计则主要包括大量验证和布局分析。
其中前端设计主要分为规格制定 formulation→规格设计 specificcation→hdl 硬件编码→功能验证 function verification→逻辑综合 logic synthesis→形式验证 verification。
后端设计则包括可测性设计 design for test→布局规划 floorplan→生成版图数据 layout gdsii→版图物理验证 layout physical verification 等主要步骤。
做完以上所有，芯片的设计就算完成了。问题是，设计芯片要多久？
举个例子，下面是 2019 年 9 月，amd 发布的自家 cpu 芯片规划图：
可以看到 zen 3 架构的芯片在当时属于「design complete 设计完成」阶段，而 zen 3 在今年 10 月中刚刚发布，预计 11 月开售。zen 4 当时处于「in design 设计中」阶段，预计 2021 年底发布。
也就是说，假设蔚来的自动驾驶芯片已经处于设计阶段，那么我们最早也要2022 年底才能迎来发布。因为芯片设计完成之后，还需要流片（相当于小规模样品）和最终的成品验证环节，这部分也会消耗大量时间。
设计讲清楚了，接下来要讨论的，是如果蔚来要做自动驾驶芯片，会选择怎样的工艺。
其实答案已经呼之欲出——7 纳米。
目前主流的自动驾驶芯片均使用了 14 纳米世代工艺，像是特斯拉的 fsd 芯片用的是三星 14 纳米、英伟达 xavier 用的是台积电 12 纳米（优化版 14 纳米），华为 mdc 搭载的昇腾 ascend 310 也是用的台积电 12 纳米。
但如果蔚来真的剑指 2023，7 纳米才是必由之路。
8 月份，台积电就已经宣布，特斯拉的下一代自动驾驶芯片将由博通联合设计，使用台积电的 7 纳米工艺制造。被英特尔收入麾下的mobileye，也宣布其 eyeq5 芯片会使用7纳米工艺打造。
至于已经开完发布会的英伟达，drive orin 大概率也使用了 7 纳米工艺（未经官方确定），最终实现增加一半功耗，提升 6 倍性能。
换而言之，如果蔚来想做一枚跟上时代潮流的自动驾驶芯片，7 纳米工艺再难也要攻克——但到底有多难呢？
我们开始算账。
根据 extremetech.com 的估算数据，7 纳米工艺芯片的设计成本高达2.97 亿美元（19.7 亿元），这还最乐观的，初次流片即成功的成本。
流片 tapeout，指的是在设计完成之后，正式量产之前，芯片设计公司和代工厂之间预产一部分样品，用于最终验证的小批量生产环节。根据工艺不一样，流片的报价也不一样。
代工厂的流片成本，是世界上被保护得最好的商业机密之一，即使是已经沿用了多年的 14 纳米，我们也找不到一份精确的报价。
我们能找到且确定真实的，只有「老掉牙」的，10 年前的台积电 28 纳米工艺流片报价——按照芯片表面积算钱，1.3 万美元每 mm² 每次，是两个节点之前 65 纳米工艺流片单价的近 3 倍。
如果按照每个节点涨一倍估算，28→20→14→10→7 这样下来，7 纳米流片成本就会达到每 mm² 21 万美元。此前有传言说华为的麒麟 990（113.31mm²）每次流片成本高达 3000 万美元（2 亿元），单价甚至略高于估算值。
也就是说，蔚来想要自己造性能足够强悍的自动驾驶芯片，可能要付出20 亿左右的前期成本，加上每次接近 2 亿的试错成本，以及起码两年，甚至 3 年的时间成本。更不要说到了下一代 5 纳米工艺时，研发成本预计会达到 5.7 亿美元起（约 40 亿元）。
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当然，诚如我们打探到的「八字还没一撇」，也许这个 smart hw 项目还只是在讨论阶段，甚至不一定会上马。
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