Altera以太网路IP核心 降低FPGA设计难度
altera推出40gbit/s以太网路(40gbe)和100gbit/s以太网路(100gbe)矽智财(ip)核心产品。这些核心能高效率的建构需大传输量标准以太网路连接的系统，包括晶片至光模组、晶片至晶片及背板应用等。
altera媒体存取控制(mac)和实体编码子层及实体媒体附加(pcs+pma)子层ip核心符合ieee 802.3ba-2010标准要求，降低用户在altera 28奈米(nm)stratix v现场可编程逻辑闸阵列(fpga)和40nm stratix iv fpga中整合40gbe和100gbe连接的设计复杂度。
altera企业和产品市场副总裁vince hu表示，越来越多的系统设计使用高速以太网路，不仅是区域网路附加子层，而且还有系统内部的互联。因此，包括40gbe/100gbe mac和pcs+pma层在内的子系统ip，成为系统设计团队工具套件的关键组成。
altera这些核心针对altera开发套件和altera quartus ii软体12.0版整合进行最佳化，适用于在stratix iv和stratix v fpga中开发高性能、低成本子系统ip。透过这种开发方式，altera支援40gbe/100gbe系统级传输量，提高fpga设计人员的设计抽象层级，同时提升设计团队的效能。
40gbe及100gbe mac和phy ip核心提供的介面，包括一个采用资料套件的通道，与前一代以太网路系统在逻辑上相容。资料速率高达28.05gbit/s和14.1gbit/s，并具有收发器的altera stratix v gt和gx fpga，以及资料速率达达到11.3gbit/s的stratix iv gt fpga都支援这些核心。stratix fpga结合高密度、高性能及丰富的特性，支援用户整合更多的功能，提高系统频宽。
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