时序关联/质理检验方针助缩短开发周期
在工程的世界里，决定往往源自于深层分析。简单的决定可能需要几天、几周、甚至几个月的缜密研究。不信问下你的工程师朋友，听听他(她)在决定买哪台摄像机或笔记本电脑上花了多少时间，很可能他(她)花在研究产品规格、阅读产品评价和在商店购买产品的时间要比你所有其他朋友全加起来还要多。令人吃惊的是，这种对细节的重视并不只出现在工程师工作本身，例如：新的签核时序工具的质量检验故事。让我们探讨下这一现象的原因所在，描述工程师应采用哪些步骤检验新工具的质量。
在理想世界里，设计师总是有时间有专业知识来运行spice级关联，但事实上是时间也不够、专业知识也不足。产品开发周期总是很短，这让设计师大部分的时间都要耗在产品开发上，而且从学校新鲜出炉的spice技经过多年数字设计后已逐渐变质。依赖于自身所熟悉的知识，设计师可使用其现有静态时序分析工具(sta)作为新工具质量检验的参考。
经过15年多的时间，时序签核世界已被synopsys的primetime (pt)所主宰;不计其数的设计师通过使用这款工具成功完成了投片，同时通过这款工具所生产的可用芯片也无法估量。在某种意义上，primetime已成为了作为时序黄金标准的spice的一个代表。在28及28纳米以下工艺节点，这不是一个必需做出的安全合理的假设，许多的工程师正在寻找替代方案。
下一代sta工具对比primetime的缺陷所在
遗憾的是，新时序签核工具的评估流程并不完善。在多数情况下，工程师只对比较新工具与pt感兴趣，很少关心它们的spice关联。具体原因有以下几点：
1. 工程师可能不具备进行spice关联的专业知识;
2. 工程师的确没时间进行spice级关联;
3. 设计通过使用pt成功完成投片已有多年时间，因此相比pt，新工具想要“足够好”需具备很高的舒适度。
没有spice关联，工程师更是无从得知其设计在芯片中运作情况。他们只能假设，芯片可用就意味着其sta工具是精确的，但事实上是有几个因素可掩盖住精度差的情况的同时仍生成可用芯片。动态电压降容限、同步开关输出噪音(sso)、温度/电压和工艺的片上变异(ocv)及用于提取角点的悲观主义倾向均可形成一个大型的安全网络，完全掩盖了工具的不精确性。如芯片是在工艺窗口中间制造的话，那么这点就尤为明显。确保spice关联可实现更小的容限、更少的过度设计以及更好的功耗。
与其它时序器关联势必造成许多问题，使得需求难以得到满足。最明显的障碍就是中性黄金参考的缺乏以及pt所呈现的基线参考的不断变化。近年来，“精度”一直让步于“运行时间”，到最后还是以增加保守性为代价的前提下做出牺牲以改善运行时间。但即便今天的事实标准不会一个季度一变，但时序关联仍将是项非常困难的任务。由于目前的多数时序器都是以渐近波形评估(awe)为基础，因此他们全都具有自身进行串扰延时建模的秘密武器(secret sauce)。这也使得在黄金参考为其秘密武器护航时也会有问题存在。此外，为了更精确的关联，设计师必须以完全相同的方式运行这些工具。这些关联变量可分为两种类型：
控制设置
控制设置数量多、变化大，包括串扰延时计算的干扰源过滤。在这一领域，必须同等设置的变量有好几个，其中包括耦和电容干扰源比率、vdd焊块高度百分比和干扰源窗口过滤。此外，关键网络重选标准是适当比较一个时序器与另一个时序器的关键。众所周知，所有时序器均是在首次时序窗口融合迭代就具有“生就的保守性”。这会导致无时序问题的路径的匹配难度的提高，因为它们的计算采用的是保守的启发式方式。稍微的不精确性不会导致路径失效，但将会给运行时间带来显著影响。
串扰建模
即便每款工具都采用了其最精确的算法，基于干扰源感应噪音冲击的计算原理，工具本身仍具有无关联性。当受干扰对象网络在单次传输中不止一次交叉开关阈值时管理延时计算就是会引入错误的另一个例子。重点在于：除非所有eda供应商都集中在一起，同意采用串扰建模算法作为标准算法，否则这些工具将永不可能完全关联在一起。(使用spice作为黄金参考?也许。哦，等等，那要做的工作就太多了!)
tekton作为微捷码的下一代静态时序分析工具，较primetime和cadence ets提供了压倒性性能优势，同时还致力于与类似spice的传统参考工具的关联。primetime固有的spice关联的不确定性以及最多快上5倍的tekton运行时间已大大降低了“什么是primetime的可接受关联”这一门槛，只要你能解释清楚异常值。
签核质量检验
工程师要做些什么来检验一款新工具的质量呢，比如tekton的“签核”精确性?历史和经验告诉我们，sta工具间关联将不会比2-3%的路径延时更好。为什么呢?因为大多数，如非全部的话，供应商都会声明其工具精度是2-3%的spice。spice有准备以某些形式提供给每家供应商使用，供应商可对其工具进行微调以配合spice要求。如果2-3%的spice是在理想状态下可获得的最佳值，那么当没有共享部分时一家供应商的工具与与另一家供应商相比可更好上多少呢?好不了太多。据统计，如果你有看到平均和标准偏差值，那么关联情况将会更好很多。这是因为超出统计范围的异常值的分析工作可以通过使用spice级分析技术来完成。在这些情况下可以证明的是：在许多场合，甚至primetime都一直是错误的。
签核质量检验随后会变得更符合单一系列关联标准。第一步，达成一个合理的统计关联目标;所谓一个合理目标是指，它将在目前签核工具声明的(spice相关的)同样错误范围之内。出于上述已讨论过的原因，这可比设置绝对精度目标更可取得多。例如：当目前工具精确性仅在75ps的spice以内时，试图获得50ps的现有签核工具时序关联性就显得徒劳无功。第二步，查看spice相关的异常值。eda供应商需让设计工程师更容易做到这点。伴随有路径上串扰的spice关联至少是项琐碎烦人的工作。一旦达成这两个步骤，那么多数工程师将会有信心在生产中使用新工具进行时序流程中除了最终时序运行以外的每个部分。以新技术测试芯片的首选是采用单一签核工具，因为通过在企业内运行芯片并控制电压和温度可以减轻风险性。芯片成功是最终签核质量检验和采用的最后一个步骤。
作为业界最新一代的sta工具，tekton将在目前领先的集成器件制造商(idm)、无晶圆半导体公司和代工厂中吸引新的合约。拥有这个倾向于与基于spice的参考标准进行比较的新合约，这些公司将有信心能够充分采用和利用tekton的卓越技术，包括高性能多线程、并发多模多角分析以及大量其它功能。
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1. 工程师可能不具备进行spice关联的专业知识;
2. 工程师的确没时间进行spice级关联;
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没有spice关联，工程师更是无从得知其设计在芯片中运作情况。他们只能假设，芯片可用就意味着其sta工具是精确的，但事实上是有几个因素可掩盖住精度差的情况的同时仍生成可用芯片。动态电压降容限、同步开关输出噪音(sso)、温度/电压和工艺的片上变异(ocv)及用于提取角点的悲观主义倾向均可形成一个大型的安全网络，完全掩盖了工具的不精确性。如芯片是在工艺窗口中间制造的话，那么这点就尤为明显。确保spice关联可实现更小的容限、更少的过度设计以及更好的功耗。
与其它时序器关联势必造成许多问题，使得需求难以得到满足。最明显的障碍就是中性黄金参考的缺乏以及pt所呈现的基线参考的不断变化。近年来，“精度”一直让步于“运行时间”，到最后还是以增加保守性为代价的前提下做出牺牲以改善运行时间。但即便今天的事实标准不会一个季度一变，但时序关联仍将是项非常困难的任务。由于目前的多数时序器都是以渐近波形评估(awe)为基础，因此他们全都具有自身进行串扰延时建模的秘密武器(secret sauce)。这也使得在黄金参考为其秘密武器护航时也会有问题存在。此外，为了更精确的关联，设计师必须以完全相同的方式运行这些工具。这些关联变量可分为两种类型：
控制设置
控制设置数量多、变化大，包括串扰延时计算的干扰源过滤。在这一领域，必须同等设置的变量有好几个，其中包括耦和电容干扰源比率、vdd焊块高度百分比和干扰源窗口过滤。此外，关键网络重选标准是适当比较一个时序器与另一个时序器的关键。众所周知，所有时序器均是在首次时序窗口融合迭代就具有“生就的保守性”。这会导致无时序问题的路径的匹配难度的提高，因为它们的计算采用的是保守的启发式方式。稍微的不精确性不会导致路径失效，但将会给运行时间带来显著影响。
串扰建模
即便每款工具都采用了其最精确的算法，基于干扰源感应噪音冲击的计算原理，工具本身仍具有无关联性。当受干扰对象网络在单次传输中不止一次交叉开关阈值时管理延时计算就是会引入错误的另一个例子。重点在于：除非所有eda供应商都集中在一起，同意采用串扰建模算法作为标准算法，否则这些工具将永不可能完全关联在一起。(使用spice作为黄金参考?也许。哦，等等，那要做的工作就太多了!)
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