Xilinx的LogiCORE IP Video In to AXI4
xilinx的视频的ip core 一般都是 以 axi4-stream 接口。
先介绍一下， 这个ip的作用。
下面看一下这个ip 的接口：
所以要把标准的vesa信号 转为 axi4-stream信号。 但是按照vesa标准把激励标准的 1080p 60hz的视频信号 输入到 video in to axi4-stream，就是没有m_axis_video_tdata信号输出。
后来才知道，一点：
在ip 正常 工作的时候， rst 应该一直为低电平。 在初始化的时候， rst 要高电平（时间 > 2个时钟周期），然后就可以一直低电平。这时候 ip core 就可以正常工作了。
最后附上一张仿真：
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