asBits函数如何转换成Bits数据类型
spinalhdl中bundle与systemverilog中的packed struct很像，在某些场景下，与普通数据类型之间的连接赋值可以通过asbits，assignfrombits来实现。
》bundle—>bits 在spinalhdl中，无论是哪种数据类型都是可以转换成bits类型，我们扩展bundle类型定义的复杂数据类型也不例外，可以通过asbits函数将自定义的数据类型转换成bits数据类型。以下面所定义的数据类型为例：
case class port() extends bundle with imasterslave {val data0=uint(8 bits)val data1=bits(8 bits)val last=bool()override def asmaster(): unit = {out(data0,data1,last) }} 我们完全可以通过调用asbits函数将其转换成bits类型：val portinst=port()val data=portinst.asbits 生成的verilog代码将对应：assign data = {portinst_last,{portinst_data1,portinst_data0}}; 这里与systemverilog中的packed struct略不相同的是，在systemverilog中packed struct中先定义的元素排在最高位，而在spinalhdl bundle中先定义的元素在转换成bits时则是排在最低位，这与asbits函数的实现有关：
》bits—>bundle
bits—>bundle的转换可以通过assignfrombits来实现。在spinalhdl中针对bundle类型，提供了三种不同的实现：
assignfrombits(bits:bits)—将bits整个赋值给bundle，当bits位宽大于bundle定义的位宽时，高位将抹去。
assignfrombits(bits:bits,hi:int,lo:int)—将bits整个赋值给bundle对应bits的(hi down to lo),多余的位将抹去
assignfrombits(bits:bits,offset:int,bitcount:bitcount)—等价于assignfrombits(bits,offset:int+bitcount.value,offset)
在和已有的一些verilog/systemverilog接口进行对接时这些api还是很有作用的，可以方便的实现接口转换以实现功能。
像下面的用法是等价的：
val datain=bits(17 bits)val portinst=port()portinst.assignfrombits(datain)等价于：portinst.data0:=datain(7 downto 0)portinst.data1:=datain(15 downto 8)portinst.last:=datain(16)val portdata=bits(16 bits)val portlast=bits(16 bits)val portinst=port()portinst.assignfrombits(portdata,15,0)portinst.last:=portlast等价于portinst.data0:=portdata(7 downto 0)portinst.data1:=portdata(15 downto 8)portinst.last:=portlast
下面的这个例子展示了如果通过这些方法调用spinalhdl中的streamarbiter来实现两个port端口fragmentlock rr调度：
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》bits—>bundle
bits—>bundle的转换可以通过assignfrombits来实现。在spinalhdl中针对bundle类型，提供了三种不同的实现：
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assignfrombits(bits:bits,hi:int,lo:int)—将bits整个赋值给bundle对应bits的(hi down to lo),多余的位将抹去
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像下面的用法是等价的：
val datain=bits(17 bits)val portinst=port()portinst.assignfrombits(datain)等价于：portinst.data0:=datain(7 downto 0)portinst.data1:=datain(15 downto 8)portinst.last:=datain(16)val portdata=bits(16 bits)val portlast=bits(16 bits)val portinst=port()portinst.assignfrombits(portdata,15,0)portinst.last:=portlast等价于portinst.data0:=portdata(7 downto 0)portinst.data1:=portdata(15 downto 8)portinst.last:=portlast
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