FPGA静态时序分析简单解读
任何学fpga的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式，老实说很晦涩，而且总能看到不同的版本，内容又不那么一致，为了彻底解决这个问题，我研究了一天，终于找到了一种很简单的解读办法，可以看透它的本质，而且不需要再记复杂的公式了。
我们的分析从下图开始，下图是常用的静态分析结构图，一开始看不懂公式不要紧，因为我会在后面给以非常简单的解释：
这两个公式是一个非常全面的，准确的关于建立时间和保持时间的公式。其中tperiod为时钟周期；tcko为d触发器开始采样瞬间到d触发器采样的数据开始输出的时间；tlogic为中间的组合逻辑的延时；tnet为走线的延时；tsetup为d触发器的建立时间；tclk_skew为时钟偏移，偏移的原因是因为时钟到达前后两个d触发器的路线不是一样长。
这里我们来做如下转化：
因为对于有意义的时序约束，建立时间余量tslack,setup和保持时间余量thold都要大于0才行，所以对于时序约束的要求其实等价于：
tperiod>tcko+tlogic+tnet+tsetup-tclk_skew (1)
tcko+tlogic+tnet>thold+tclk_skew (2)
之前说了，这两个公式是最全面的，而实际上，大部分教材没讲这么深，他们对于一些不那么重要的延时没有考虑，所以就导致不同的教材说法不一。这里，为了得到更加简单的理解，我们按照常规，忽略两项tnet和tclk_skew。原因在于tnet通常太小，而tclk_skew比较不那么初级。简化后如下：
tperiod>tcko+tlogic+tsetup (3)
tcko+tlogic>thold (4)
简单多了吧！但是你能看出这两个公式的含义吗？其实（3）式比较好理解，意思是数据从第一个触发器采样时刻传到第二个触发器采样时刻，不能超过一个时钟周期啊！假如数据传输超过一个时钟周期，那么就会导致第二个触发器开始采样的时候，想要的数据还没有传过来呢！那么（4）式又如何理解呢？老实说，一般人一眼看不出来。
我们对于（4）式两边同时加上tsetup，得到（5）：
tcko+tlogic+tsetup>thold+tsetup (5)
结合（3）式和（5）式，我们得到如下的式子：
thold+tsetup 这个式子就是那个可以让我们看出规律的式子。也是可以看出静态时序分析本质的式子。
tcko+tlogic+tsetup是指数据从第一级触发器采样瞬间开始，传输到第二级触发器并被采样的传输延时。我们简称为数据传输延时。下面讲述（6）式两端的含义。
tcko+tlogic+tsetup< tperiod ：约定数据传输延时不能太大，如果太大（超过一个时钟周期），那么第二级触发器就会在采样的时刻发现数据还没有到来。
thold+tsetup 综上，我们就可以知道，数据传输延时既不能太大以至于超过一个时钟周期，也不能太小以至于小于触发器采样窗口的宽度。这就是静态时序分析的终极内涵。有了这个，就不需要再记任何公式了。
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我们的分析从下图开始，下图是常用的静态分析结构图，一开始看不懂公式不要紧，因为我会在后面给以非常简单的解释：
这两个公式是一个非常全面的，准确的关于建立时间和保持时间的公式。其中tperiod为时钟周期；tcko为d触发器开始采样瞬间到d触发器采样的数据开始输出的时间；tlogic为中间的组合逻辑的延时；tnet为走线的延时；tsetup为d触发器的建立时间；tclk_skew为时钟偏移，偏移的原因是因为时钟到达前后两个d触发器的路线不是一样长。
这里我们来做如下转化：
因为对于有意义的时序约束，建立时间余量tslack,setup和保持时间余量thold都要大于0才行，所以对于时序约束的要求其实等价于：
tperiod>tcko+tlogic+tnet+tsetup-tclk_skew (1)
tcko+tlogic+tnet>thold+tclk_skew (2)
之前说了，这两个公式是最全面的，而实际上，大部分教材没讲这么深，他们对于一些不那么重要的延时没有考虑，所以就导致不同的教材说法不一。这里，为了得到更加简单的理解，我们按照常规，忽略两项tnet和tclk_skew。原因在于tnet通常太小，而tclk_skew比较不那么初级。简化后如下：
tperiod>tcko+tlogic+tsetup (3)
tcko+tlogic>thold (4)
简单多了吧！但是你能看出这两个公式的含义吗？其实（3）式比较好理解，意思是数据从第一个触发器采样时刻传到第二个触发器采样时刻，不能超过一个时钟周期啊！假如数据传输超过一个时钟周期，那么就会导致第二个触发器开始采样的时候，想要的数据还没有传过来呢！那么（4）式又如何理解呢？老实说，一般人一眼看不出来。
我们对于（4）式两边同时加上tsetup，得到（5）：
tcko+tlogic+tsetup>thold+tsetup (5)
结合（3）式和（5）式，我们得到如下的式子：
thold+tsetup
tcko+tlogic+tsetup是指数据从第一级触发器采样瞬间开始，传输到第二级触发器并被采样的传输延时。我们简称为数据传输延时。下面讲述（6）式两端的含义。
tcko+tlogic+tsetup< tperiod ：约定数据传输延时不能太大，如果太大（超过一个时钟周期），那么第二级触发器就会在采样的时刻发现数据还没有到来。
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