了解SAR ADC：其架构及其与其他ADC的比较
逐次逼近寄存器（sar）模数转换器（adc）代表了中高分辨率adc的大部分adc市场。sar adc 提供高达 5msps 的采样速率，分辨率为 8 至 18 位。sar架构允许高性能、低功耗adc采用小尺寸封装，以满足当今要求苛刻的应用。
本文将解释sar adc如何通过使用二进制搜索算法收敛输入信号来工作。它还解释了sar adc、容性dac和高速比较器的核心。最后，本文将sar架构与流水线、闪存和σ-δ型adc进行对比。
介绍
逐次逼近寄存器 （sar） 模数转换器 （adc） 通常是采样速率低于每秒 5 兆采样 （msps） 的中高分辨率应用的首选架构。sar adc的分辨率通常为8至16位，具有低功耗和小尺寸。这些特性的组合使这些adc成为各种应用的理想选择，例如便携式/电池供电仪器、笔式数字化仪、工业控制和数据/信号采集。
顾名思义，sar adc基本上实现了二进制搜索算法。因此，虽然内部电路可能以几兆赫兹（mhz）运行，但由于逐次逼近算法，adc采样速率只是该数字的一小部分。
sar adc 架构
虽然sar adc的实现方式多种多样，但基本架构非常简单（见图1）。模拟输入电压（v在） 保持在轨道/保持上。为了实现二叉搜索算法，首先将n位寄存器设置为中间电平（即100... .00，其中msb设置为1）。这会强制 dac 输出 （v代数转换器） 为 v裁判/2，其中 v裁判是提供给adc的基准电压。然后进行比较以确定是否 v在小于或大于 v代数转换器.如果 v在大于 v代数转换器，比较器输出为逻辑高电平或1，n位寄存器的msb保持在1。相反，如果 v在小于 v代数转换器，比较器输出为逻辑低电平，寄存器的msb清零至逻辑0。然后，sar 控制逻辑向下移动到下一个位，将该位强制为高电平，并进行另一次比较。序列一直持续到lsb。完成此操作后，转换完成，寄存器中提供n位数字字。
图1.简化的n位sar adc架构。
图 2 显示了一个 4 位转换示例。y轴（和图中的粗线）表示dac输出电压。在示例中，第一次比较显示 v在 v代数转换器，位 2 保持在 1。然后将 dac 设置为 01102，然后执行第三次比较。位 1 设置为 0，然后 dac 设置为 01012进行最终比较。最后，位 0 保持在 1，因为 v在> v代数转换器.
图2.sar 操作（4 位 adc 示例）。
请注意，4位adc需要四个比较周期。一般而言，n位sar adc需要n个比较周期，并且在当前转换完成之前不会为下一次转换做好准备。这就解释了为什么这些adc具有功耗和空间效率，但在14至16位的速度和分辨率组合中很少见于超过每秒几兆采样（msps）的运算。市场上一些最小的adc基于sar架构。max1115/max1116和max1117/max1118 8位adc及其更高分辨率的max1086和max1286（分别为10 位和12位）采用尺寸为23mm x 3mm的微型sot3封装。12位max11102采用3mm x 3mm tdfn封装或3mm x 5mm μmax®封装。
sar adc还有另一个显著特点：功耗与采样速率成比例。这与闪存或流水线adc形成鲜明对比，后者通常具有恒定的功耗与采样速率的关系。这种缩放功耗在低功耗应用或数据采集不连续的应用（例如pda数字化仪）中特别有用。
深入的sar分析
sar adc的两个关键元件是比较器和dac。正如我们稍后将看到的，图1所示的采样/保持可以嵌入dac中，因此可能不是显式电路。
sar adc 的速度受以下因素限制：
dac的建立时间，必须建立到整个转换器的分辨率范围内，例如1/2 lsb
比较器，必须解析v中的微小差异在和 v代数转换器在指定时间内
逻辑开销
发援会
dac的最长建立时间通常由其msb建立时间决定。这仅仅是因为msb转换代表了dac输出的最大偏移。此外，整个adc的线性度受dac线性度的限制。因此，由于固有的元件匹配限制，分辨率超过12位的sar adc通常需要某种形式的调整或校准才能实现必要的线性度。虽然它在某种程度上取决于工艺和设计，但在实际dac设计中，元件匹配将线性度限制在约12位。
许多sar adc使用容性dac，提供固有的采样/保持功能。容性dac采用电荷再分配原理来产生模拟输出电压。由于这些类型的dac在sar adc中很普遍，因此讨论其工作原理是有益的。
容性dac由具有二进制加权值的n个电容阵列和一个“虚拟lsb”电容组成。图3所示为连接到比较器的16位容性dac示例。在采集阶段，阵列的公共端子（所有电容共用连接的端子，见图3）接地，所有自由端子连接到输入信号（模拟输入或v在).采集后，公共端子与地断开，自由端子与v断开在，从而有效地捕获与电容器阵列上的输入电压成比例的电荷。然后将所有电容器的自由端子接地，将公共端子负极驱动至等于-v的电压在.
图3.容性dac的16位示例。
作为二叉搜索算法的第一步，msb电容器的底板与地断开并连接到v裁判.这将公共端子沿正方向驱动等于 1/2v 的量裁判.
因此，vcommon = -vin + ½ × vref
如果vcommon1/2×vref）。如果 vin < vref 为 1/2 ×，则比较器输出产生逻辑 0。
如果比较器输出为逻辑1，则msb电容的底板保持与vref连接。否则，msb电容器的底板将重新接地。
然后将下一个较小电容器的底板连接到vref，并将新的vcommon电压与地进行比较。
这一直持续到确定所有位为止。
通常，vcommon = -vin + bn-1 × vref/2 + bn-2 × vref/4 + bn-1 × vref/8 + ... + b0 × vref/2n-1（b_比较器输出/adc输出位）。。
数字转换器校准
在理想的dac中，与数据位相关的每个电容的值恰好是下一个较小电容值的两倍。在高分辨率adc（例如16位）中，这会导致值范围太宽，无法以经济可行的尺寸实现。max16等195位sar adc使用电容阵列，该电容阵列实际上由两个容性耦合阵列组成，以降低lsb阵列的有效值。msb阵列中的电容器经过生产调整以减少误差。lsb电容的微小变化对16位结果的误差微不足道。遗憾的是，仅靠修整并不能产生16位性能，也无法补偿由于温度、电源电压和其他参数变化而导致的性能变化。为此，max195为msb阵列中的每个电容提供一个校准dac。这些dac电容耦合到主dac输出，并根据其数字输入上的值偏移主dac的输出。
在校准期间，确定并存储正确的数字代码，以补偿每个msb电容器中的误差。此后，只要主dac中的相应位为高电平，存储的代码就会提供给相应的校准dac。这样可以补偿相关电容器中的误差。校准通常由用户启动或在上电时自动完成。为了降低噪声的影响，每个校准实验都要进行多次（max14中约为000，195个时钟周期），并对结果进行平均。当电源电压稳定时，最好进行校准。每当电源电压、温度、基准电压或时钟特性发生显著变化时，都应重新校准高分辨率adc，因为这些参数会影响直流失调。如果线性是唯一的问题，则可以容忍这些参数的更大变化。由于校准数据以数字方式存储，因此无需频繁转换以保持准确性。
比较器
比较器的要求是速度和精度。比较器失调不会影响整体线性度，因为它在整体传输特性中显示为失调。此外，通常采用失调消除技术来减少比较器失调。然而，噪声是一个问题，比较器通常设计为折合到输入端的噪声小于1 lsb。此外，比较器需要在整个系统的精度范围内解析电压。它需要与整个系统一样准确。
sar adc 与其他 adc 架构的比较
与流水线型adc的比较
流水线adc采用并联结构，其中每级同时处理1到几位（连续采样）。这种固有的并行性提高了吞吐量，但代价是功耗和延迟。在这种情况下，延迟定义为adc采集模拟样本的时间与输出端提供数字数据的时间之差。例如，五级流水线adc将至少有五个时钟周期的延迟，而sar只有一个时钟周期的延迟。请注意，延迟定义仅适用于adc的吞吐量，不适用于sar的内部时钟，sar的运行频率是吞吐量频率的许多倍。流水线adc通常具有数字纠错逻辑，以降低每个流水线级中闪存adc（即比较器）的精度要求。但是，sar adc要求比较器与整个系统一样精确。流水线adc通常需要比等效sar大得多的硅面积。与sar一样，精度超过12位的流水线adc通常需要某种形式的调整或校准。
与闪存 adc 的比较
闪存adc由一大组比较器组成，每个比较器由宽带、低增益前置放大器和一个锁存器组成。前置放大器必须仅提供增益，但不需要线性或精确。这意味着只有比较器的跳变点必须准确。因此，闪存adc是目前最快的架构。
闪存adc速度之间的主要权衡是sar adc的功耗显著降低，外形尺寸更小。虽然存在采样速率高达8.1gsps的极快5位闪存adc（或其折叠/插值变体）（例如max104、max106和max108），但要找到10位闪存adc要困难得多。此外，12位（及以上）闪存adc不是商业上可行的产品。这仅仅是因为闪存adc中的比较器数量每增加一位分辨率，就会增加两倍。同时，每个比较器的精度必须提高一倍。然而，在sar adc中，更高的分辨率需要更精确的元件，但复杂性不会呈指数级增长。当然，sar adc无法达到闪存adc的速度。
与σ-δ转换器的比较
数字音频应用中使用的传统过采样/σ-δ转换器的带宽有限，约为22khz。最近，一些高带宽σ-δ转换器的带宽达到1mhz至2mhz，分辨率为12至16位。这些通常是非常高阶σ-δ调制器（例如，四阶或更高），集成了多位adc和多位反馈dac。与sar adc相比，σ-δ转换器具有先天优势：它们不需要特殊的调整或校准，甚至不需要达到4至16位的分辨率。由于它们的采样速率远高于有效带宽，因此它们也不需要在模拟输入端具有陡峭滚降的抗混叠滤波器。后端数字滤波器负责处理此问题。σ-δ转换器的过采样特性也倾向于“平均”模拟输入端的任何系统噪声。
σ-δ转换器以速度换取分辨率。为了产生一个最终采样，需要多次采样（至少16次，通常更多次），这就决定了σ-δ调制器中的内部模拟元件的运行速度要比最终数据速率快得多。数字抽取滤波器的设计也是一个挑战，并且消耗相当大的硅面积。最快的高分辨率σ-δ转换器预计在不久的将来不会具有明显高于几mhz的带宽。
结论
总之，sar adc的主要优点是低功耗、高分辨率和高精度以及小尺寸。由于这些优点，sar adc通常可以与其他更大的功能集成。sar架构的主要限制是较低的采样速率，以及要求构建模块（dac和比较器）与整个系统一样精确。
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介绍
逐次逼近寄存器 （sar） 模数转换器 （adc） 通常是采样速率低于每秒 5 兆采样 （msps） 的中高分辨率应用的首选架构。sar adc的分辨率通常为8至16位，具有低功耗和小尺寸。这些特性的组合使这些adc成为各种应用的理想选择，例如便携式/电池供电仪器、笔式数字化仪、工业控制和数据/信号采集。
顾名思义，sar adc基本上实现了二进制搜索算法。因此，虽然内部电路可能以几兆赫兹（mhz）运行，但由于逐次逼近算法，adc采样速率只是该数字的一小部分。
sar adc 架构
虽然sar adc的实现方式多种多样，但基本架构非常简单（见图1）。模拟输入电压（v在） 保持在轨道/保持上。为了实现二叉搜索算法，首先将n位寄存器设置为中间电平（即100... .00，其中msb设置为1）。这会强制 dac 输出 （v代数转换器） 为 v裁判/2，其中 v裁判是提供给adc的基准电压。然后进行比较以确定是否 v在小于或大于 v代数转换器.如果 v在大于 v代数转换器，比较器输出为逻辑高电平或1，n位寄存器的msb保持在1。相反，如果 v在小于 v代数转换器，比较器输出为逻辑低电平，寄存器的msb清零至逻辑0。然后，sar 控制逻辑向下移动到下一个位，将该位强制为高电平，并进行另一次比较。序列一直持续到lsb。完成此操作后，转换完成，寄存器中提供n位数字字。
图1.简化的n位sar adc架构。
图 2 显示了一个 4 位转换示例。y轴（和图中的粗线）表示dac输出电压。在示例中，第一次比较显示 v在 v代数转换器，位 2 保持在 1。然后将 dac 设置为 01102，然后执行第三次比较。位 1 设置为 0，然后 dac 设置为 01012进行最终比较。最后，位 0 保持在 1，因为 v在> v代数转换器.
图2.sar 操作（4 位 adc 示例）。
请注意，4位adc需要四个比较周期。一般而言，n位sar adc需要n个比较周期，并且在当前转换完成之前不会为下一次转换做好准备。这就解释了为什么这些adc具有功耗和空间效率，但在14至16位的速度和分辨率组合中很少见于超过每秒几兆采样（msps）的运算。市场上一些最小的adc基于sar架构。max1115/max1116和max1117/max1118 8位adc及其更高分辨率的max1086和max1286（分别为10 位和12位）采用尺寸为23mm x 3mm的微型sot3封装。12位max11102采用3mm x 3mm tdfn封装或3mm x 5mm μmax®封装。
sar adc还有另一个显著特点：功耗与采样速率成比例。这与闪存或流水线adc形成鲜明对比，后者通常具有恒定的功耗与采样速率的关系。这种缩放功耗在低功耗应用或数据采集不连续的应用（例如pda数字化仪）中特别有用。
深入的sar分析
sar adc的两个关键元件是比较器和dac。正如我们稍后将看到的，图1所示的采样/保持可以嵌入dac中，因此可能不是显式电路。
sar adc 的速度受以下因素限制：
dac的建立时间，必须建立到整个转换器的分辨率范围内，例如1/2 lsb
比较器，必须解析v中的微小差异在和 v代数转换器在指定时间内
逻辑开销
发援会
dac的最长建立时间通常由其msb建立时间决定。这仅仅是因为msb转换代表了dac输出的最大偏移。此外，整个adc的线性度受dac线性度的限制。因此，由于固有的元件匹配限制，分辨率超过12位的sar adc通常需要某种形式的调整或校准才能实现必要的线性度。虽然它在某种程度上取决于工艺和设计，但在实际dac设计中，元件匹配将线性度限制在约12位。
许多sar adc使用容性dac，提供固有的采样/保持功能。容性dac采用电荷再分配原理来产生模拟输出电压。由于这些类型的dac在sar adc中很普遍，因此讨论其工作原理是有益的。
容性dac由具有二进制加权值的n个电容阵列和一个“虚拟lsb”电容组成。图3所示为连接到比较器的16位容性dac示例。在采集阶段，阵列的公共端子（所有电容共用连接的端子，见图3）接地，所有自由端子连接到输入信号（模拟输入或v在).采集后，公共端子与地断开，自由端子与v断开在，从而有效地捕获与电容器阵列上的输入电压成比例的电荷。然后将所有电容器的自由端子接地，将公共端子负极驱动至等于-v的电压在.
图3.容性dac的16位示例。
作为二叉搜索算法的第一步，msb电容器的底板与地断开并连接到v裁判.这将公共端子沿正方向驱动等于 1/2v 的量裁判.
因此，vcommon = -vin + ½ × vref
如果vcommon1/2×vref）。如果 vin < vref 为 1/2 ×，则比较器输出产生逻辑 0。
如果比较器输出为逻辑1，则msb电容的底板保持与vref连接。否则，msb电容器的底板将重新接地。
然后将下一个较小电容器的底板连接到vref，并将新的vcommon电压与地进行比较。
这一直持续到确定所有位为止。
通常，vcommon = -vin + bn-1 × vref/2 + bn-2 × vref/4 + bn-1 × vref/8 + ... + b0 × vref/2n-1（b_比较器输出/adc输出位）。。
数字转换器校准
在理想的dac中，与数据位相关的每个电容的值恰好是下一个较小电容值的两倍。在高分辨率adc（例如16位）中，这会导致值范围太宽，无法以经济可行的尺寸实现。max16等195位sar adc使用电容阵列，该电容阵列实际上由两个容性耦合阵列组成，以降低lsb阵列的有效值。msb阵列中的电容器经过生产调整以减少误差。lsb电容的微小变化对16位结果的误差微不足道。遗憾的是，仅靠修整并不能产生16位性能，也无法补偿由于温度、电源电压和其他参数变化而导致的性能变化。为此，max195为msb阵列中的每个电容提供一个校准dac。这些dac电容耦合到主dac输出，并根据其数字输入上的值偏移主dac的输出。
在校准期间，确定并存储正确的数字代码，以补偿每个msb电容器中的误差。此后，只要主dac中的相应位为高电平，存储的代码就会提供给相应的校准dac。这样可以补偿相关电容器中的误差。校准通常由用户启动或在上电时自动完成。为了降低噪声的影响，每个校准实验都要进行多次（max14中约为000，195个时钟周期），并对结果进行平均。当电源电压稳定时，最好进行校准。每当电源电压、温度、基准电压或时钟特性发生显著变化时，都应重新校准高分辨率adc，因为这些参数会影响直流失调。如果线性是唯一的问题，则可以容忍这些参数的更大变化。由于校准数据以数字方式存储，因此无需频繁转换以保持准确性。
比较器
比较器的要求是速度和精度。比较器失调不会影响整体线性度，因为它在整体传输特性中显示为失调。此外，通常采用失调消除技术来减少比较器失调。然而，噪声是一个问题，比较器通常设计为折合到输入端的噪声小于1 lsb。此外，比较器需要在整个系统的精度范围内解析电压。它需要与整个系统一样准确。
sar adc 与其他 adc 架构的比较
与流水线型adc的比较
流水线adc采用并联结构，其中每级同时处理1到几位（连续采样）。这种固有的并行性提高了吞吐量，但代价是功耗和延迟。在这种情况下，延迟定义为adc采集模拟样本的时间与输出端提供数字数据的时间之差。例如，五级流水线adc将至少有五个时钟周期的延迟，而sar只有一个时钟周期的延迟。请注意，延迟定义仅适用于adc的吞吐量，不适用于sar的内部时钟，sar的运行频率是吞吐量频率的许多倍。流水线adc通常具有数字纠错逻辑，以降低每个流水线级中闪存adc（即比较器）的精度要求。但是，sar adc要求比较器与整个系统一样精确。流水线adc通常需要比等效sar大得多的硅面积。与sar一样，精度超过12位的流水线adc通常需要某种形式的调整或校准。
与闪存 adc 的比较
闪存adc由一大组比较器组成，每个比较器由宽带、低增益前置放大器和一个锁存器组成。前置放大器必须仅提供增益，但不需要线性或精确。这意味着只有比较器的跳变点必须准确。因此，闪存adc是目前最快的架构。
闪存adc速度之间的主要权衡是sar adc的功耗显著降低，外形尺寸更小。虽然存在采样速率高达8.1gsps的极快5位闪存adc（或其折叠/插值变体）（例如max104、max106和max108），但要找到10位闪存adc要困难得多。此外，12位（及以上）闪存adc不是商业上可行的产品。这仅仅是因为闪存adc中的比较器数量每增加一位分辨率，就会增加两倍。同时，每个比较器的精度必须提高一倍。然而，在sar adc中，更高的分辨率需要更精确的元件，但复杂性不会呈指数级增长。当然，sar adc无法达到闪存adc的速度。
与σ-δ转换器的比较
数字音频应用中使用的传统过采样/σ-δ转换器的带宽有限，约为22khz。最近，一些高带宽σ-δ转换器的带宽达到1mhz至2mhz，分辨率为12至16位。这些通常是非常高阶σ-δ调制器（例如，四阶或更高），集成了多位adc和多位反馈dac。与sar adc相比，σ-δ转换器具有先天优势：它们不需要特殊的调整或校准，甚至不需要达到4至16位的分辨率。由于它们的采样速率远高于有效带宽，因此它们也不需要在模拟输入端具有陡峭滚降的抗混叠滤波器。后端数字滤波器负责处理此问题。σ-δ转换器的过采样特性也倾向于“平均”模拟输入端的任何系统噪声。
σ-δ转换器以速度换取分辨率。为了产生一个最终采样，需要多次采样（至少16次，通常更多次），这就决定了σ-δ调制器中的内部模拟元件的运行速度要比最终数据速率快得多。数字抽取滤波器的设计也是一个挑战，并且消耗相当大的硅面积。最快的高分辨率σ-δ转换器预计在不久的将来不会具有明显高于几mhz的带宽。
结论
总之，sar adc的主要优点是低功耗、高分辨率和高精度以及小尺寸。由于这些优点，sar adc通常可以与其他更大的功能集成。sar架构的主要限制是较低的采样速率，以及要求构建模块（dac和比较器）与整个系统一样精确。
关于雷达波束宽度介绍
三星Galaxy S11系列电池容量曝光最高为5000mAh
iPhone8什么时候上市？苹果跳过7s 直接推出iphone8致敬乔布斯
电子工程师的电子材料供应商的黄金时代得材料者得天才
美宣布新电池采购规定，70%车型或受影响
了解SAR ADC：其架构及其与其他ADC的比较
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DFP 数据转发协议应用实例 5.与其它厂商 LoRA 设备匹配
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学习嵌入式13法则
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博通收购VMware交易预计10月30日完成