推动IC设计革命的七大EDA技术工具

说到集成电路就没法不说eda工具。时至今日，尽管所用的语言和工具仍然不断在发展，但是通过采用类似编程语言的硬件描述语言来设计、验证电路预期行为，利用工具软件综合得到低抽象级门级设计并进一步完成物理设计的途径，仍然是数字集成电路设计的基础。对模拟/混合信号电路设计而言，随着工艺节点的推进，设计的规模在不断增大，而留给设计师的设计余量在逐渐减小，对仿真和验证工具在容量、速度和精度的要求越来越高。在没有eda工具之前，搞电路要靠人手工，对于大规模集成电路有上亿晶体管的设计用手工简直是不可为的。
随着ic不断向高集成度、高速度、低功耗、高性能发展，没有高可靠性的计算机辅助设计手段，完成设计是不可能的。可以说有了eda工具，才有了超大规模集成电路设计的可能。
eda工具真正起步于1980年代，1983年诞生了第一个工作站平台apollo；近40年的发展，eda工具几乎涵盖了集成电路的方方面面，从硬件描述语言（hardware description language，hdl）到逻辑仿真工具（logic simulation），从逻辑综合（logic synthesis）到自动布局布线系统（auto place & route）；从物理设计规则检查（design rule check/drc & electrical rule check/erc）到电路图版图比对（layout versus schematic，lvs）到芯片的制造测试。
笔者通过和众多工程师沟通交流，试着从众多eda技术及工具中选取七种富有创造性的类别加以介绍，这些技术或工具确实大大促进了集成电路的发展。
一、gds & gds ii
gds是由calma研发完成，用于集成电路版图的数据转换，得以制作光刻掩模版。
calma成立于1964年，其创始人是calvin hefte、ron cone和jim lambert，曾经和applicon、computervision一起成为称为三大cad公司，1988年被valid logic systems收购。
calma于1971年为掩模布局数据（mask layout data）开发了一个二进制文件格式gds（graphic data system），1978年进行了重大修订，被称为gds-ii。到目前为止，半导体行业仍然使用gds-ii作为ic设计“tape-outs”的标准版图数据格式。
集成电路版图（integrated circuit layout）是集成电路设计中最底层步骤物理设计的成果，物理设计通过布局、布线技术将逻辑综合的成果（门级网表）转换成物理版图文件，这个文件包含了各个硬件单元在芯片上的形状、面积和位置信息。版图设计必须遵守制造工艺的相关设计规则要求，并满足时序、面积、功耗等的约束。集成电路版图完成后，整个集成电路设计流程基本结束。随后，半导体加工厂会接收版图文件，利用半导体器件制造设备和技术，来制造实际的硬件芯片。（简单说就是，gds文件通过二进制编码来表示平面的几何图形、文字，以及图形的图层和属性等数据。每个图层都可以进行独立命名，且每个图层的都属性都可以进行特殊标定，是一种功能较强的数据格式，由于适合在电子束曝光时，对各个区域的曝光计量进行分别设定。）
现在的版图设计是借助电子设计自动化工具来完成的。而在1960年代，设计工程师用铅笔和网格纸手动绘建芯片布局，然后再将这些图形数字化，以创建ic布局的电子数据库，然后通过软件将其转换为用于制造光掩模的图案生成器格式。
calma一直在用专门的计算机和软件取代容易出错的手动绘图过程，从而使该过程自动化。calma可谓催生了eda时代，用于ic和印刷电路板的布局设计，从而促成了apollo和sun microsystems工作站的采用，以及包括现在eda三巨头在内众多eda公司创建。
二、spice
spice（simulation program with integrated circuit emphasis）是一种功能强大的通用电路级模拟仿真器，主要用于集成电路的电路分析，spice的网表格式变成了通常模拟电路和晶体管级电路描述的标准，由美国加州大学伯克利分校电机工程与计算机科学系（uc berkeley, dept. eecs）开发完成，其最初的名字是cancer（computer analysis of nonlinear circuits, excluding radiation）。
第一版于1971年由laurence nagel等七名研究生在ron rohrer教授指导下开发完成，1975年在don peterson教授指导下推出正式实用化版本，1988年被定为美国国家工业标准，主要用于模拟电路、数模混合电路、电源电路等电子系统的设计和仿真。
自spice问世以来，其版本的更新持续不断，有spice2、spice2g6、spice3、spice3f5等多个版本，新版本主要在电路输入、图形化、数据结构和执行效率上有所增强，业界普遍认为spice2g6是最为成功和有效的，以后的版本仅仅是局部的变动，现在常用的各类spice工具都是基于公开发表的spice 2g6版的源代码。
从1970年代初到如今近五十年的时间里，spice从只能仿真十几个元器件规模到今天可以仿真上千万个元器件规模的电路，取得了非常惊人的成就。spice是一个解非线性常微分方程的工具，但由于要改变spice的基石很难，所以1990年代中期的spice没有太大的变化。
spice的基石包括：改进的节点分析法（modified nodal analysis）、稀疏矩阵解法（sparse matrix solver），牛顿-拉夫逊迭代（newton-raphson iteration）、隐性数值积分（implicit numerical integration）、动态步长的瞬态分析（dynamic time step control）、局部截断误差（local truncation error）等等。
目前主流的商用spice包括synopsys hspice & finesim spice、cadence spectre& aps、mentor eldo& afs、silvaco smart-spice，国产厂商华大九天（empyrean）的alps、概伦电子（proplus）的nanospice&nanospice giga具有一定竞争力。
当然，除了由eda公司提供的商业spice外，还有就是一些老牌的半导体公司自行在内部开发的spice，不用来销售，包括ibm、intel、ti、adi、stm和infenion等公司，这些半导体公司的spice基本都会有自己的器件模型。据悉，ti就把内部的spice现在也拿来开源了。
spice的优点是其精确性，但是缺点也很明显，对于可以仿真的规模和速度有一定的限制，一般用于小规模和高精度的仿真应用。因此在此基础上发展了另一类晶体管级仿真器fastspice，典型如synopsys的nanosim、hsim（2004年收购nassda）、finesim pro（2011年收购magma）和customsim (xa)，cadence的ultrasim（2003年收购celestry，这里要提一下，ultrasim最早由bta开发，bta为概伦电子团队于1993年与胡正明教授所创建，bta于2001年与戴伟民博士的ultima公司合并成celestry）和spectre xps，mentor的adit（2006年收购evercad），概伦电子的nanospice giga等，用于处理大规模电路仿真和全芯片验证。fastspice采用了大量的加速仿真的技术，例如table model和event driven的电路partition等，并对电路进行简化，在牺牲一定仿真精度的情况下处理大规模电路仿真的需求，如定制数字电路、存储器、soc全芯片仿真和验证等。在实际的应用中，spice往往用于高精度模拟电路和小模块的定制数字电路和存储器模块，fastspice往往用于大规模后仿电路、大模块定制数字电路、存储器和全芯片soc的仿真和验证等。
值得一提的是，国产eda公司在spice方面取得了重大进步。
2016年概伦电子的nanospice giga提出了一个全新的概念gigaspice，以spice的引擎和精度去取代fastspice的应用以避免fastspice造成的精度缺失，并提供比fastspice更快的速度，在业界领先的超大规模存储器设计和大规模后仿模拟电路中得到了国际市场认可和应用。
华大九天在2018年正式推出业界首款异构并行仿真系统empyrean alps-gt™，基于大算力异构平台和独创的异构智能矩阵求解技术sms-gt, 极大的提升了电路仿真的性能，保持100% true spice精度，性能相比cpu架构的spice提升了10+倍。alps-gt的推出，解决了fastspice及引入fastspice技术的spice精度不够, 而传统spice及并行spice性能和容量又不够的问题。
最后有必要说说开源的ngspice。自从上世纪九十年代后，有一批spice的爱好者及高校把spice3f5接过来，并整合了其他几个开源软件，包括xspice、cider、gss、adms等，建成了ngspice。ngspice在缓慢的进化着，但比起商业spice进化的速度慢多了。目前很多学术研究在使用。
三、半导体器件模型（spice model）
半导体器件模型和用户工艺线紧密联系。在芯片设计之前，相应的器件模型参数已由晶圆代工（foundry）公司通过pdk中的模型库提供给芯片设计人员。
mosfet模型发展至今，已经有50多个模型。下面简单介绍几个代表性模型：
1、spice器件模型
mos1模型（spice level 1）：是uc berkeley spice最早的mosfet模型，只考虑了mosfet的基本性能，适用于低精度的长沟道mosfet。
mos2模型（spice level 2）：考虑了mosfet的二级效应和部分短沟道效应，适用于知短沟道器件，对于沟道长度大于2μm的器件所得模拟结果很精确。
mos3模型（spice level 3）：小尺寸器件的半经验模型，更加精确地考虑了mosfet的二级效应，广泛应用于数字电路设计中，适用于沟道长度小于5μm的情况。
2、bsim器件模型
bsim（berkeley short-channel igfet model）模型是uc berkeley胡正明教授团队专门为短沟道mosfet开发的模型。
bsim1模型（spice level 4），适用于沟道长度约为1μm、栅氧化层厚度为15nm的器件。
bsim2模型（对应hspice level 39），是在bsim1模型开发的深亚微米模型，适用于沟道长度可短至0.25μm、栅氧化层厚度为0.36nm的器件。
bsim3模型是基于准二维分析的物理模型，着重解决器件工作的物理机制，考虑器件尺寸和工艺参数的影响，力求使每个模型与器件特性的关系可预测，并设法减少模型参数的个数。
bsim4模型：在bsim3模型基础上，适用于深亚微米ic，同时针对射频电路设计进行了改进。
bsim家族中最成功的代表是bsim3v3（对应hspice level 49）和bsim4v5（对应hspice level 54）。从此以后，再也没有其他的模型能出其右。它们俩也是工业界的mosfet器件模型标准。bsim3跨越了亚微米的工艺（0.3μm至0.13μm，大致从1993年到2000年），bsim4跨越了深亚微米到纳米的工艺（90nm至20nm，大致从2002年到2012年）。时至今日，bsim4仍是业界使用最广泛的集成电路模型。
3、finfet器件模型
finfet器件模型bsim-cmg，也是由uc berkeley胡正明教授bsim团队专门针对20纳米以下三维晶体管mosfet开发的模型，也迅速成为了国际标准模型。
半导体器件模型是spice的基础之一。现代的spice仿真需要很多器件模型，包括无源元件（电阻、电容、电感等），以及有源器件（二极管、双极管等）。但花样最多、变化最频繁、复杂度最高的当属mosfet器件模型。这主要是因为从1970/1980年代以后，mosfet的工艺因它的低功耗、高集成度而变成了主流。那时候还是个半导体工业百花争鸣的年代。很多半导体公司如雨后春笋般的冒出来，几乎每一家公司都在工艺及器件上有点自己的绝活，所以当时大多是idm公司，造成了mosfet的模型也层出不穷。谁家的spice支持的mosfet模型越多，谁的spice用户群就越大。
而当时，用户群最大的spice当属由孪生兄弟shawn hailey和kim hailey于1974年创办的meta-software公司的hspice，hspice拥有独创的mosfet器件模型level 28，从1978年成立到1996年的18年间，一共销售了超过1.1万套，年成长率达到了25-30%。level 28是基于bism1开发的mosfet器件模型，适用于模拟电路设计。这里要提一下，1996年meta-software被avant!收购，到2001年，avant!又被synopsys收购。
虽然level 28没有成为行业标准，但是成为推动bsim成为行业标准的基础。在当前属于si2下的模型标准化组织（cmc）出现后，bsim3v3迅速成为了集成电路全球第一个工业标准模型，业界所有的foundry、idm、fabless和eda共同支持，成为了国际集成电路飞速发展的主要推动力之一。后续胡正明教授领导的bsim团队相继推出bsim4、bsimsoi、bsim6 (bsim-bulk)、bsim-cmg、bsim-img等国际标准模型，二十年来全球集成电路设计的绝大多数都是基于bsim系列模型，对国际集成电路发展产生了至关重要的作用。
值得一提的是，在eda细分市场器件模型工具领域，概伦电子是该领域的领导厂商，其解决方案源自1993年胡正明教授团队推出bsim3v3模型标准后领导成立的bta公司的bsimpro/bsimproplus系列工具，二十多年来至今仍是所有主流代工厂的标准建模工具。当然另一国产eda公司博达微在器件模型工具也占有一席之地。
四、硬件描述语言（hdl）
vhdl（very-high-speed integrated circuit hardware description language）和verilog hdl是世界上最流行的两种硬件描述语言（hardware description language，hdl），以文本形式来描述数字系统硬件的结构和行为的语言，既可以表示逻辑电路图、逻辑表达式，也可以表示数字逻辑系统所完成的逻辑功能，目的是为了把电子电路的设计意义以文件的形式保存，以方便他人能轻易地了解电路的设计意义。
两者都是在20世纪80年代中期开发出来的。vhdl和verilog作为ieee的工业标准硬件描述语言，得到众多eda公司支持。
1、vhdl
vhdl起源于1980年代美国国防部的vhsic计划（very-high-speed integrated circuit），vhdl中的“v”代表vhsic。
1981年6月成立vhdl小组。1983年由ibm、ti、intermetric联合成立开发小组，1985年推出第一版。
1987年12月ieee公布了标准版本ieee std 1076/1987（简称87版）。自ieee-1076（简称87版）之后，各eda公司相继推出自己的vhdl设计环境，或宣布自己的设计工具可以和vhdl接口。
1993年，ieee对vhdl进行了修订，从更高的抽象层次和系统描述能力上扩展vhdl的内容，形成了新的标准版本ieee std 1076-1993（简称93版）。
1996年美国国防部规定其为官方asic设计语言。
2、verilog hdl
verilog hdl语法与c语言类似，但作为硬件描述语言，与c语言有着本质的不同。verilog hdl由automated integrated design systems的phil moorby创建于1983年，并发布verilog仿真器。1985年automated integrated design systems更名gateway design automation（gda）。1987年synopsys开始使用verilog hdl作为其综合工具的输入。
1989年cadence收购gda，拥有verilog hdl的独家专版，于1990年正式发布verilog hdl，并于同年成立ovi（open verilog international），面向公有领域开放，推进verilog hdl发展和标准的制定，1993年获得几乎所有asic厂商支持，认为verilog-xl是最好的仿真器。
1995年cadence放弃独家拥有的verilog hdl专利，得以成为ieee 1364-1995标准（简称verilog-95）。
1999年模拟和数字都适用的verilog标准公开发表。
2001年，verilog hdl进行了修正和扩展，修改后的内容后来再次被提交给ieee，成为ieee 1364-2001标准（简称verilog-2001）。verilog-2001是对verilog-95的一个重大改进版本，它具备一些新的实用功能，例如敏感列表、多维数组、生成语句块、命名端口连接等。目前，verilog-2001是verilog的最主流版本，被大多数商业电子设计自动化软件包支持。
2005年，verilog hdl再次进行了更新，即ieee 1364-2005标准（简称verilog-2005）。该版本只是对verilog-2001的细微修正。verilog-2005包括一个相对独立的新部分（verilog-ams）。这个扩展使得传统的verilog hdl可以对集成的模拟和混合信号系统进行建模。
后续发展
作为两大标准的硬件描述语言，vhdl和verilog hdl的互操作性非常重要，两大国际组织vhdl international（vi）、open verilog international（ovi）曾努力协调vhdl和verilog hdl的互操作问题。2000年，vhdl international（vi）和open verilog international（ovi）这两个拥有丰富标准制定程序经验的组织合并成立了accellera。accellera成立后，积极推动硬件描述语言的发展。
随着芯片的功能不断地扩大，verilog不足以应对日益复杂的芯片设计和验证，于是systemverilog被发明了。
创建了verilog hdl的phil moorby在离开公司后，和peter flake等硬件描述语言专家在co-design automation公司进行合作，对verilog hdl进行扩展研究，在1999年发布了superlog系统设计语言，同时发布了systemsim和systemex两个工具，一个用于系统开发，一个用于高级验证。2001年co-design automation公司向accellera发布了superlog扩展综合子集ess。2002年synopsys收购了co-design automation，将superlog及其验证子集捐赠给了accellera，这样就分别有了systemverilog 3.0、systemverilog 3.1、systemverilog 3.1a。使得工程师可以在verilog语言的rtl级综合子集的基础上，提供更多级别的硬件综合抽象级，为各种系统级的eda软件工具所利用。
之后，accellera和ieee共同推出了systemverilog的标准ieee1800-2005的标准。
2009年，ieee 1364-2005和ieee 1800-2005两个部分合并为ieee 1800-2009，成为了一个新的、统一的systemverilog硬件描述验证语言。从而开启了一个新的时代。目前最新版本为ieee 1800-2017。
system verilog是verilog语言的拓展和延伸。verilog适合系统级，算法级，寄存器级，逻辑级，门级，电路开关级设计；而system verilog更适合于可重用的可综合ip和可重用的验证用ip设计，以及特大型基于ip的系统级设计和验证。system verilog的一个显著特点是能够和芯片验证方法学结合在一起，因而可以大大增强模块复用性、提高芯片开发效率，缩短开发周期。芯片验证方法学中比较著名的有：vmm、ovm、avm和uvm等。
五、逻辑综合工具
逻辑综合（logical synthesis）的行为是将数字电路的寄存器传输级描述（rtl，register transfer level）的verilog hdl/vhdl文件“综合”为描述设计结构的门级（gate-level netlist）verilog hdl/vhdl文件。将rtl和根据设计需求编写的约束文件作为输入综合出门级网表，在性能、面积和功耗之间进行trade-offs。后端place&route工具（icc、innovus）将门级网表作为输入生成gdsii文件用于芯片制造。
简单说，逻辑综合=翻译（translation）+逻辑优化（logic optimization+门映射（gate mapping）；其实就是首先把描述rtl级的hdl语言翻译成gtech，然后再优化和映射成工艺相关的门级网表。
逻辑综合工具主要有synopsys的design compiler、cadence的genus、mentor的leonardo。
synopsys的design compiler是最精典的逻辑综合工具。自1987年以来在全球范围内使用，全球几乎所有的芯片供应商、ip供应商和库供应商都支持dc，是目前90%以上asic设计人员广泛使用的工具。大幅提高asic设计效率的自动化始于synopsys的design compiler，在这一创新的逻辑综合工具推出并得到应用之前，所有ic设计都处于门级或晶体管级别。
design compiler简称dc，是synopsys的逻辑综合（logical synthesis）工具，它可以根据设计描述（design description）和设计约束（design constraints）自动综合出一个优化了的门级电路，也就是说dc可以将hdl所做的rtl级描述自动转换成优化的门级网表，可以隐藏数字设计人员的设计细节。
由于早期的半导体工艺尺寸较大，连线延时占比小，无需考虑物理位置信息，最初的design compiler完成的是纯粹的逻辑综合。
随着工艺技术越来越先进，工艺特征尺寸越来越小，连线的延时难以忽略，同时需要较为精准的计算，而该延时与电路中各单元的物理位置密切相关，因而synopsys推出了考虑物理信息并可生成物理指导的新版design compiler graphical综合工具，它不仅可以更精准地估算连线延时，还可以预测布线拥堵情况并进行相应优化。
synopsys的最新版design compiler，即design compiler nxt，可提供基于云计算的分布式综合（synthesis）技术，相比以往版本显著加快了运行速度。并且通过平台化的通用库以及与布局布线工具ic compiler ii校准的rc寄生参数提取，实现在5nm以及更先进工艺节点下极为紧密的相关一致性。
六、静态时序分析
静态时序分析（static timing analysis，sta）是对数字电路所有关注的时序路径进行提取，然后计算和预计信号在路径上的延迟是否存在违背时序约束的错误，主要是检查建立时间和保持时间是否满足要求。静态时序分析的特点是不依赖于测试激励，且可以穷举所有路径。
传统上，人们常常将工作时钟频率作为高性能的集成电路的特性之一。为了测试电路在指定速率下运行的能力，人们需要在设计过程中测量电路在不同工作阶段的延迟。此外，在不同的设计阶段（例如逻辑综合、布局、布线以及一些后续阶段）需要对时间优化程序内部进行延迟计算（delay calculation）。尽管可以通过严格的spice电路仿真来进行此类时间测量，但是这种方法在实用中耗费大量时间。静态时序分析在电路时序快速、准确的测量中扮演了重要角色。静态时序分析能够更快速地完成任务，是因为它使用了简化的模型，而且它有限地考虑了信号之间的逻辑互动。
静态时序分析工具可以识别的时序故障要比仿真多得多，包括：建立/保持和恢复/移除检查（包括反向建立/保持）；最小和最大跳变；时钟脉冲宽度和时钟畸变；门级时钟的瞬时脉冲检测；总线竞争与总线悬浮错误；不受约束的逻辑通道等。有一些静态时序工具还能计算经过导通晶体管、传输门和双向锁存的延时，并能够自动对关键路径、约束性冲突、异步时钟域和某些瓶颈逻辑进行识别与分类。
静态时序分析在最近几十年中，成为了相关设计领域中的主要技术方法。synopsys的primetime、cadence的pearl和mentor的sst velocity主要用于全芯片的ic设计；altium的工具主要用于pcb设计中静态时序分析。各大fpga厂商intel（收购altera）、xilinx、lattice、mircosemi（收购actel）的ide均提供静态时序功能。
synopsys的primetime自推出以来，成为深受广大ic设计人员广泛使用的工具，在静态时序分析工具领域占有垄断地位。
primetime简称pt，是synopsys的静态时序分析软件，被用来分析大规模、同步、数字asic。primetime的主要功能是对芯片进行静态时序分析，工作在电路设计的门级网表层次，可以和synopsys公司的其它eda软件非常好的结合在一起使用。
primetime提供高准确度的延迟分析，以spice的精度来计算单元和连线延迟，减少设计冗余并迅速的发现时序问题和减少eco（engineering change order）修复的时间；primetime针对设计时序签核需要考虑不同操作模式、电压、温度和工艺角点的单独场景，提供了分布多场景分析（dmsa），简化了分析和管理这些场景的分析。
随着纳米级设计的工艺尺寸的缩小和时钟频率的提升，型号完整性效应如串扰延迟和噪声（或者毛刺）传递能够导致功能失效或者时序失效。primetime si是primetime的信号完整性解决方案，在primetime中加入准确的串扰延迟、噪声（毛刺）和电压降（ir）延迟分析，来应对90纳米及以下的信号完整性分析。
为了支持14/16纳米及以下工艺的设计特点，synopsys推出了primetime adv，支持识别物理信息的eco，避免eco对当前版图的影响，加速时序收敛；提供功耗eco修复，利用正向时序，寻找漏电流功耗降低机会；提供参数化片上变异（pocv）分析方法，尽可能的消除悲观的时序估计，加速时序和eco收敛。
另外，在时序分析和优化领域，华大九天耕耘多年，在该领域具有领先的产品和技术。针对先进工艺物理效应对时序影响显著的特征，在业界第一个提出了physical-aware eco的概念，其产品xtop在时序eco领域处于市场领导者地位。另外，针对16/7nm以下先进工艺及低压设计时序偏差大，时序敏感性强，可靠性差的特点，华大九天发布的spice-accurate timing analysis工具xtime可有效解决静态时序分析无法解决的问题。
七、定制电路设计环境和版图设计工具
芯片设计从实现方法上可以分为全定制（full custom）、半定制（semi-custom）和基于fpga设计。全定制设计方法是指基于晶体管级，所有器件和互连版图都用手工生成的设计方法，适用于大批量生产、要求精度高、速度快、面积小、功耗低的芯片。
全定制设计方法是按照规定的功能和性能要求，先设计出满足功能的电路，然后用电路的布局和布线进行专门的优化设计，以达到芯片的最佳性能。
全定制设计的主要eda工具有cadence的virtuoso、synopsys的custom designer、mentor 的pyxi，以及华大九天的aether。
cadence的virtuoso在全定制芯片（full custom）和ams（analog mixed signal）混合信号芯片/版图（layout）工具市场上占据接近80%的市场份额。以至于各个主流芯片代工厂商（foundry）基本上都专门为其开发pdk供给芯片设计客户使用。
cadence的virtuoso包括了前端到后端的全流程设计功能，与其他工具如多模仿真工具和物理验证工具等结合在一起使用构成了完整的定制芯片设计流程。
目前，最新版virtuoso的最大改变是引进了ade（analog design environment模拟设计环境）全新的三个工具：ade explorer，ade assembler，和ade verifier，用来替换以前版本中的ade-l，ade-xl和ade-gxl。
virtuoso的ade是模拟设计和spice仿真图形界面事实上的业界标准，而且新版将旧版ade中分离的标称值/corners/sweeps/蒙特卡罗/参数对比等功能都整合在ade explorer中，ade verifier将项目层级管理和仿真纳入设计中，以加大对芯片设计工程师的吸引力。
目前，cadence针对先进节点工艺制程（20nm以下节点工艺）推出icadv版本virtuoso。其最新版本icadv123和icadvm181可以满足从16nm到5nm先进节点。
而virtuoso rf将封装、pcb整合到一起，解决系统级的仿真问题，从系统的角度优化整个设计，不单单是单个芯片，或封装和pcb的设计。
cadence的最新版virtuoso在定制版图设计中，从设计规则驱动，到连接关系驱动，到仿真结果驱动，大大的提升版图设计的效率。
最后要特别提到的是，华大九天的aether平台是目前全球第四套模拟设计平台工具，已被国内外数十家模拟设计公司采用，并于2018年被foundry厂商towerjazz列入参考设计流程。