CDM的测试与失效分析
三.cdm测试
目前针对cdm的测试规模主要有：ansi/esda/jedec js-002-2018 /iec 60749-28/aec-q100-11。这三个详规都是针对封装后的芯片。
与hbm类似，cdm的测试仪器也只能提供一个静态结果，并不能得到芯片在esd电流下的动态结果。所以采用vf-tlp对cdm波形进行近似，但是目前vf-tlp的近似程度较差，只能起到参考作用。
目前主流cdm的测试方法有两种：一种是直接接触测试。一种是电场测试。
图二.不同cdm测试方法，a.直接接触测试，b.电场充放电测试。
直接接触测试就是将探针直接与芯片引脚或者衬底接触，提高探针的电势从而对待测芯片进行充电，然后待测引脚连接另一根探针进行放电，实现cdm防护能力验证。电场充放电检测是将待测芯片放置到充电平板上，抬升充电平板的电势能，从而对待测芯片进行充电。笔者所经手项目多以fi-cdm（电场放电测试）为主。
图三.cdm脉冲校验参数与波形。
测试前需要对脉冲波形进行检测，满足要求后才能对待测芯片进行测试。而针对待测芯片在测试前和测试后都需要进行ate测试，从而校验芯片是否失效。笔者也曾遇到在esd测试后多次ate结果不一的情况，esd测试后即刻ate结果表明芯片已经失效，而一段时间后的ate又与之前的ate结果相左，芯片似乎恢复正常了。这种情况笔者也是较为头疼，从system esd的角度来看，这种情况类似于class c失效，其内部元器件肯定发生了损伤。
图四.iec 60749-28/aec-q100-11ansi/esda/jedec js-002-2018 对cdm防护等级。
不同标准针对cdm防护等级的分类大同小异，都是以125v，250v，500v，750v，1000v进行划定。但是车规级aec-q100中单独提到了corner pin的问题。corner pin是指位于封装角落处的引脚，在dip，soic，qfp，plcc等封装方式中较为常见，其它的封装形式则需要工程师根据封装方案进行判断，这类引脚与gnd的接触概率较大，所面对的风险较高，所以需要格外关注其cdm防护能力。
四.cdm失效分析
cdm的失效基本都集中在栅级，尤其是随着工艺线宽的缩减，栅氧化层的厚度越来越薄，其失效风险也显著增加。像.35这种大线宽工艺，笔者在电路设计中未考虑cdm防护，其cdm测试结果反倒出人意料的好。所以越先进的工艺越需要重视cdm风险。
图五.gcnmos的esd失效分析sem图像，②处为cdm损伤。
图六.ggnmos和scr的esd失效分析sem图像。
图七.45nm工艺下不同类型esd失效sem图像，a,c)hbm失效，b,d)cdm失效。
大量的实例都能看出cdm的失效全部集中在栅极。针对nmos，正向电场下大量非平衡载流子（空穴）集中于衬底中，而当栅极接地后，栅电容两侧就会集聚大量正电荷，这部分载流子会抬高两边的电势差，当电势差过高时栅电容就会被击穿。
图八.nmos-cdm示意图。
而如果nmos的源端或者漏端接地，因为衬底与有源区构成寄生二极管。衬底（p-well）在cdm测试中为高电位，n+有源区为低电位，载流子就会从寄生二极管流出。
图九.pmos-cdm示意图。
pmos与nmos类似，不过就是pmos是在负场下发生cdm，其衬底内会集聚大量电子。
从电路的角度分析，cdm对栅极造成了损伤，使得电路功能发生异常。从器件物理的角度分析，cdm电荷积聚会对栅氧化层会造成物理上的破坏，图中可以看出cdm脉冲造成了栅氧化层出现了空洞。
图十.afm下cdm失效图像。
所以cdm防护需要重点关注对于栅极的保护，但是并不一定所有的栅极损伤都是由cdm造成，尤其是输入端口的esd事件，hbm和mm也会对栅极造成损伤。
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目前针对cdm的测试规模主要有：ansi/esda/jedec js-002-2018 /iec 60749-28/aec-q100-11。这三个详规都是针对封装后的芯片。
与hbm类似，cdm的测试仪器也只能提供一个静态结果，并不能得到芯片在esd电流下的动态结果。所以采用vf-tlp对cdm波形进行近似，但是目前vf-tlp的近似程度较差，只能起到参考作用。
目前主流cdm的测试方法有两种：一种是直接接触测试。一种是电场测试。
图二.不同cdm测试方法，a.直接接触测试，b.电场充放电测试。
直接接触测试就是将探针直接与芯片引脚或者衬底接触，提高探针的电势从而对待测芯片进行充电，然后待测引脚连接另一根探针进行放电，实现cdm防护能力验证。电场充放电检测是将待测芯片放置到充电平板上，抬升充电平板的电势能，从而对待测芯片进行充电。笔者所经手项目多以fi-cdm（电场放电测试）为主。
图三.cdm脉冲校验参数与波形。
测试前需要对脉冲波形进行检测，满足要求后才能对待测芯片进行测试。而针对待测芯片在测试前和测试后都需要进行ate测试，从而校验芯片是否失效。笔者也曾遇到在esd测试后多次ate结果不一的情况，esd测试后即刻ate结果表明芯片已经失效，而一段时间后的ate又与之前的ate结果相左，芯片似乎恢复正常了。这种情况笔者也是较为头疼，从system esd的角度来看，这种情况类似于class c失效，其内部元器件肯定发生了损伤。
图四.iec 60749-28/aec-q100-11ansi/esda/jedec js-002-2018 对cdm防护等级。
不同标准针对cdm防护等级的分类大同小异，都是以125v，250v，500v，750v，1000v进行划定。但是车规级aec-q100中单独提到了corner pin的问题。corner pin是指位于封装角落处的引脚，在dip，soic，qfp，plcc等封装方式中较为常见，其它的封装形式则需要工程师根据封装方案进行判断，这类引脚与gnd的接触概率较大，所面对的风险较高，所以需要格外关注其cdm防护能力。
四.cdm失效分析
cdm的失效基本都集中在栅级，尤其是随着工艺线宽的缩减，栅氧化层的厚度越来越薄，其失效风险也显著增加。像.35这种大线宽工艺，笔者在电路设计中未考虑cdm防护，其cdm测试结果反倒出人意料的好。所以越先进的工艺越需要重视cdm风险。
图五.gcnmos的esd失效分析sem图像，②处为cdm损伤。
图六.ggnmos和scr的esd失效分析sem图像。
图七.45nm工艺下不同类型esd失效sem图像，a,c)hbm失效，b,d)cdm失效。
大量的实例都能看出cdm的失效全部集中在栅极。针对nmos，正向电场下大量非平衡载流子（空穴）集中于衬底中，而当栅极接地后，栅电容两侧就会集聚大量正电荷，这部分载流子会抬高两边的电势差，当电势差过高时栅电容就会被击穿。
图八.nmos-cdm示意图。
而如果nmos的源端或者漏端接地，因为衬底与有源区构成寄生二极管。衬底（p-well）在cdm测试中为高电位，n+有源区为低电位，载流子就会从寄生二极管流出。
图九.pmos-cdm示意图。
pmos与nmos类似，不过就是pmos是在负场下发生cdm，其衬底内会集聚大量电子。
从电路的角度分析，cdm对栅极造成了损伤，使得电路功能发生异常。从器件物理的角度分析，cdm电荷积聚会对栅氧化层会造成物理上的破坏，图中可以看出cdm脉冲造成了栅氧化层出现了空洞。
图十.afm下cdm失效图像。
所以cdm防护需要重点关注对于栅极的保护，但是并不一定所有的栅极损伤都是由cdm造成，尤其是输入端口的esd事件，hbm和mm也会对栅极造成损伤。
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