一文详解锁相环位同步
1 运行平台
硬件：crd500数字信号处理板
系统：win7/64；win7/32；win10/64
软件：quartus/modelsimse/verilog/matlab
2 主要功能及性能指标
3.2.1主要功能
1）产生基带原始数据
2）位同步信号提取
3.2.2主要性能指标
1) 发送端
系统时钟：50mhz
基带数据码率：1.5625mbps
数据内容：“11111010”循环码
2) 接收端
系统时钟：50mhz
同步方式：超前-滞后型锁相环位同步
同步精度：1/8 码元宽度
3 程序结构框图说明
锁相环位同步电路系统主要由基带数据生成模块（pcm.v)、位同步模块（bitsync.v)组成。
基带数据生成模块生成的原始数据（1.5625mbps）送至开发板上扩展口的第9脚，经短接线由第10脚送回fpga芯片；位同步模块从接收到的原始数据中采用锁相环法提取位同步信号，提取出的位同步信号由扩展口的第11脚输出。为真实的验证位同步通信功能，发送端（pcm.v）的时钟由crd500开发板上的x1晶振驱动，接收端（bitsync.v）的时钟由x2晶振驱动。
位同步电路的结构框图如图2所示。
实例采用超前-滞后型锁相环位同步电路实现位同步的提取功能，电路主要由鉴相模块（differpd.v）、双相时钟模块（clktrans.v）、单稳触发器模块（monostable.v）和控制分频模块（controldivfreq.v）组成。
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基带数据码率：1.5625mbps
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