关于TAP控制接口的各状态
test access port (tap) 测试访问接口
tap是jtag总线的控制接口。
ieee 标准定义了四个强制的 tap 信号以及一个可选的 tap 信号。
tdi (test data input) –用于向目标输入数据的串行数据输入信号
tdo (test data output) – 用于从目标获取数据的串行数据输出信号
tck (test clock) – 用于 jtag 指令/数据寄存器的测试时钟信号
tms (test mode select) – 控制 tap 控制器状态机状态跳变的控制信号
[可选的] trst (test reset) –用于 tap 控制器的复位信号
tap controller 测试访问接口控制器
tap controller 用于控制 jtag 接口的行为。
控制器主体是一个拥有 16 个状态的有限状态机（fsm，finite state machine），其状态跳变过程由tms信号控制，如图 2 所示。
tap 控制器只能在 tck 的上升沿改变状态，fsm 接下来跳转到哪个状态（next state），由 tms 的电平以及 fsm 当前的状态（current state）决定。
图1- tap 控制顶层示意图
图 1 展示了 tap 控制器非常简略的顶层信号示意图，tms、tck 以及可选的 trst 信号输入至 16 状态的状态机，根据当前状态机的状态，产生多个控制信号输出。这些输出控制信号包括指令寄存器（ir）专用的一组控制信号：
captureir
shiftir
updateir
同样也为数据寄存器（dr）输出一组专用的控制信号：
capturedr
shiftdr
updatedr
以及其他一些控制信号。
图 2- tap 控制器 fsm 状态转移示意图
以下是关于 tap 控制各状态的简要介绍：
test-logic-reset: 该状态时，jtag 电路逻辑会被复位。当可选的 trst 信号置起时，状态机返回该状态。另外，无论状态机处于何种状态，当 tms 置为 1 并保持 5 个 tck 时钟后，均会返回该复位状态。这样以来，即使设计中不存在 trst 信号，也能够复位 jtag 电路。
run-test/idle: 该状态用于表示状态机正在等待一些测试项完成。
select-dr/scan and select-ir/scan: select-dr/scan 和 select-ir/scan 状态都是临时状态，分别用于初始化选中的 dr 或者 ir 的测试数据序列。
capture-dr and capture-ir: 在这个状态中，各个寄存器并行地锁存输入端的数据。
shift-dr and shift-ir: 在这个状态中，所需的数据被串行地装填到选中的寄存器中，或者从选中的寄存器中移出。如图 2 所示，tap 控制器处于这两个状态时，当 tms 保持为 0 时，fsm 会停留在该状态。在每个时钟周期，单个数据比特被通过 tdi 移入选中的寄存器，同时 tdo 上也会输出从目标寄存器移出的数据。
exit1-dr and exit1-ir: 在这个状态中，所有并行装填的数据 (capture-dr 和 capture-ir 状态) ，和串行移入的数据 (shift-dr 和 shift ir 状态) 都在寄存器中保留。
pause-dr and pause-ir: fsm 在该状态中暂时停止，以等待所需的某些外部行为完成。
exit2-dr and exit2-ir: 该状态代表在 pause-dr 和 pause-ir 状态中暂停的行为将被恢复，tap 控制器将返回 shift-dr 或者 shift-ir 状态，继续移入以及移出数据。
update-dr and update-ir: 存储在第一级触发器中的数据将被锁存到第二级触发器，一般所有寄存器中的每个比特都有两级触发器组成，稍后将详细讨论这点。
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图1- tap 控制顶层示意图
图 1 展示了 tap 控制器非常简略的顶层信号示意图，tms、tck 以及可选的 trst 信号输入至 16 状态的状态机，根据当前状态机的状态，产生多个控制信号输出。这些输出控制信号包括指令寄存器（ir）专用的一组控制信号：
captureir
shiftir
updateir
同样也为数据寄存器（dr）输出一组专用的控制信号：
capturedr
shiftdr
updatedr
以及其他一些控制信号。
图 2- tap 控制器 fsm 状态转移示意图
以下是关于 tap 控制各状态的简要介绍：
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capture-dr and capture-ir: 在这个状态中，各个寄存器并行地锁存输入端的数据。
shift-dr and shift-ir: 在这个状态中，所需的数据被串行地装填到选中的寄存器中，或者从选中的寄存器中移出。如图 2 所示，tap 控制器处于这两个状态时，当 tms 保持为 0 时，fsm 会停留在该状态。在每个时钟周期，单个数据比特被通过 tdi 移入选中的寄存器，同时 tdo 上也会输出从目标寄存器移出的数据。
exit1-dr and exit1-ir: 在这个状态中，所有并行装填的数据 (capture-dr 和 capture-ir 状态) ，和串行移入的数据 (shift-dr 和 shift ir 状态) 都在寄存器中保留。
pause-dr and pause-ir: fsm 在该状态中暂时停止，以等待所需的某些外部行为完成。
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