格芯宣布转攻3D封装，3D封装成半导体巨头发展重点
近日，全球第二大晶圆代工厂格芯（globalfoundries）宣布，采用 12nm finfet 工艺，成功流片了基于 arm 架构的高性能 3d 封装芯片。这意味着格芯亦投身于 3d 封装领域，将与英特尔、台积电等公司一道竞争异构计算时代的技术主动权。
放弃 7nm 格芯转攻 3d 封装
据报道，格芯携手 arm 公司验证了 3d 设计测试（dft）方法，可以在芯片上集成多种节点技术，优化逻辑电路、内存带宽和射频性能，可向用户提供更多差异化的解决方案。格芯平台首席技术专家 john pellerin 表示：“在大数据与认知计算时代，先进封装的作用远甚以往。ai 的使用与高吞吐量节能互连的需求，正通过先进封装技术推动加速器的增长。”
随着运算的复杂化，异构计算大行其道，更多不同类型的芯片需要被集成在一起，而依靠缩小线宽的办法已经无法同时满足性能、功耗、面积以及信号传输速度等多方面的要求。在此情况下，越来越多的半导体厂商开始把注意力放在系统集成层面，通过封装技术寻求解决方案。这使得 3d 封装成为当前国际上几大主流半导体晶圆制造厂商重点发展的技术。
虽然格芯在去年宣布放弃继续在 7nm 以及更加先进的制造工艺方向的研发，但这并不意味着其在新技术上再也无所作为。此次在 3d 封装技术上的发力，正是格芯在大趋势下所做出的努力，其新开发的 3d 封装解决方案不仅可为 ic 设计公司提供异构逻辑和逻辑 / 内存集成途径，还可以优化生产节点制造，从而实现更低延迟、更高带宽和更小特征尺寸。
3d 封装成半导体巨头发展重点
同为半导体巨头的英特尔、台积电在 3d 封装上投入更早，投入的精力也更大。去年年底，英特尔在其“架构日”上首次推出全球第一款 3d 封装技术 foveros，在此后不久召开的 ces2019 大展上展出了采用 foveros 技术封装而成的 lakefield 芯片。
根据英特尔的介绍，该项技术的最大特点是可以在逻辑芯片上垂直堆叠另外一颗逻辑芯片，实现了真正意义上的 3d 堆叠。
而在此前召开的 semicon west 大会上，英特尔再次推出了一项新的封装技术 co-emib。这是一个将 emib 和 foveros 技术相结合的创新应用。它能够让两个或多个 foveros 元件互连，并且基本达到单芯片的性能水准。设计人员也能够利用 co-emib 技术实现高带宽和低功耗的连接模拟器、内存和其他模块。
台积电在 3d 封装上的投入也很早。业界有一种说法，正是因为台积电对先进封装技术的重视，才使其在与三星的竞争中占得优势，获得了苹果的订单。无论这个说法是否为真，封装技术在台积电技术版图中的重要性已越来越突出。
在 2019 中国技术论坛（tsmc2019 technology symposium）上，台积电集中展示了从 cowos、info 的 2.5d 封装到 soic 的 3d 封装技术。cowos 和 info 采用硅中介层把芯片封装到硅载片上，并使用硅载片上的高密度走线进行互连，从而实现亚 3d 级别的芯片堆叠效果。
soic 则是台积电主推的 3d 封装技术，它通过晶圆对晶圆（wafer-on-wafer）的键合方式，可以将不同尺寸、制程技术及材料的小芯片堆叠在一起。相较 2.5d 封装方案，soic 的凸块密度更高，传输速度更快，功耗更低。
对此，半导体专家莫大康表示，半导体厂商希望基于封装技术（而非前道制造工艺），将不同类型的芯片和小芯片集成在一起，从而接近甚至是达到系统级单芯片（soc）的性能。这在异构计算时代，面对多种不同类型的芯片集成需求，是一种非常有效的解决方案。
封装子系统“ip”或将成趋势之一
产品功能、成本与上市时间是半导体公司关注的最主要因素。随着需求的不断增加，如果非要把所有电路都集成在一颗芯片之上，必然导致芯片的面积过大，同时增加设计成本和工艺复杂度，延长产品周期，因此会增大制造工艺复杂度，也会让制造成本越来越高。这也是异构计算时代，人们面临的主要挑战。因此，从技术趋势来看，主流半导体公司依托 3d 封装技术，可以对复杂的系统级芯片加以实现。
根据莫大康的介绍，人们还在探索采用多芯片异构集成的方式把一颗复杂的芯片分解成若干个子系统，其中一些子系统可以实现标准化，然后就像 ip 核一样把它们封装在一起。这或许成为未来芯片制造的一个发展方向。当然，这种方式目前并非没有障碍。
首先是散热问题。芯片的堆叠会让散热问题变得更加棘手，设计人员需要更加精心地考虑系统的结构，以适应、调整各个热点。更进一步，这将影响到整个系统的架构设计，不仅涉及物理架构，也有可能会影响到芯片的设计架构。
此外，测试也是一个挑战。可以想象在一个封装好的芯片组中，即使每一颗小芯片都能正常工作，也很难保证集成在一起的系统级芯片保持正常。对其进行正确测试需要花费更大功夫，这需要从最初 eda 的工具，到仿真、制造以及封装各个环节的协同努力。
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据报道，格芯携手 arm 公司验证了 3d 设计测试（dft）方法，可以在芯片上集成多种节点技术，优化逻辑电路、内存带宽和射频性能，可向用户提供更多差异化的解决方案。格芯平台首席技术专家 john pellerin 表示：“在大数据与认知计算时代，先进封装的作用远甚以往。ai 的使用与高吞吐量节能互连的需求，正通过先进封装技术推动加速器的增长。”
随着运算的复杂化，异构计算大行其道，更多不同类型的芯片需要被集成在一起，而依靠缩小线宽的办法已经无法同时满足性能、功耗、面积以及信号传输速度等多方面的要求。在此情况下，越来越多的半导体厂商开始把注意力放在系统集成层面，通过封装技术寻求解决方案。这使得 3d 封装成为当前国际上几大主流半导体晶圆制造厂商重点发展的技术。
虽然格芯在去年宣布放弃继续在 7nm 以及更加先进的制造工艺方向的研发，但这并不意味着其在新技术上再也无所作为。此次在 3d 封装技术上的发力，正是格芯在大趋势下所做出的努力，其新开发的 3d 封装解决方案不仅可为 ic 设计公司提供异构逻辑和逻辑 / 内存集成途径，还可以优化生产节点制造，从而实现更低延迟、更高带宽和更小特征尺寸。
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同为半导体巨头的英特尔、台积电在 3d 封装上投入更早，投入的精力也更大。去年年底，英特尔在其“架构日”上首次推出全球第一款 3d 封装技术 foveros，在此后不久召开的 ces2019 大展上展出了采用 foveros 技术封装而成的 lakefield 芯片。
根据英特尔的介绍，该项技术的最大特点是可以在逻辑芯片上垂直堆叠另外一颗逻辑芯片，实现了真正意义上的 3d 堆叠。
而在此前召开的 semicon west 大会上，英特尔再次推出了一项新的封装技术 co-emib。这是一个将 emib 和 foveros 技术相结合的创新应用。它能够让两个或多个 foveros 元件互连，并且基本达到单芯片的性能水准。设计人员也能够利用 co-emib 技术实现高带宽和低功耗的连接模拟器、内存和其他模块。
台积电在 3d 封装上的投入也很早。业界有一种说法，正是因为台积电对先进封装技术的重视，才使其在与三星的竞争中占得优势，获得了苹果的订单。无论这个说法是否为真，封装技术在台积电技术版图中的重要性已越来越突出。
在 2019 中国技术论坛（tsmc2019 technology symposium）上，台积电集中展示了从 cowos、info 的 2.5d 封装到 soic 的 3d 封装技术。cowos 和 info 采用硅中介层把芯片封装到硅载片上，并使用硅载片上的高密度走线进行互连，从而实现亚 3d 级别的芯片堆叠效果。
soic 则是台积电主推的 3d 封装技术，它通过晶圆对晶圆（wafer-on-wafer）的键合方式，可以将不同尺寸、制程技术及材料的小芯片堆叠在一起。相较 2.5d 封装方案，soic 的凸块密度更高，传输速度更快，功耗更低。
对此，半导体专家莫大康表示，半导体厂商希望基于封装技术（而非前道制造工艺），将不同类型的芯片和小芯片集成在一起，从而接近甚至是达到系统级单芯片（soc）的性能。这在异构计算时代，面对多种不同类型的芯片集成需求，是一种非常有效的解决方案。
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