JESD204B接口及协议状态过程

在使用我们的最新模数转换器 (adc) 和数模转换器 (dac) 设计系统时,我已知道了很多有关 jesd204b 接口标准的信息,这些器件使用该协议与 fpga 通信。此外,我还在 e2e 上的该栏目下阅读了各种技术文章及其它博客文章,明白了为什么 jesd204b 是 lvds 和 cmos 接口的后续产品。
有一个没有深入讨论的主题就是解决 adc 至 fpga 和 fpga 至 dac 链路问题的协议部分,这两种链路本来就是相同的 tx 至 rx 系统。作为一名应用工程师,我所需要的就是了解其中的细微差别,这样才能充分利用 jesd204b 通过现有 lvds 和 cmos 接口提供的优势。
有了 jesd204b,您无需再:
1、使用数据接口时钟(嵌入在比特流中)
2、担心信道偏移(信道对齐可修复该问题)
3、使用大量 i/o(高速串行解串器实现高吞吐量)
4、担心用于同步多种 ic 的复杂方法(子类 1 和 2)
我们来考虑一种由 adc 等数字源向 fpga 发送数字数据的简单情况。在正确发送或接收数据之前,有几件事必须要做,如图 1 所示以及下文所说明的那样。
图 1. jesd204b 协议状态图
1. 代码组同步 (cgs) — 不需要接口时钟,因此 rx 必须将其数位及字边界与 tx 串行输出对齐。rx 可向 tx 发送 sync 请求,让其通过所有信道发送一个已知的重复比特序列,本例中每字符每 k 是 k28.5。确切的字符比特序列可在标准中找到。rx 将移动每个信道上的比特数据,直到找到 4 个连续的 k28.5 字符为止。这时,它不仅将知道比特及字边界,而且已经实现了 cgs。随后,它会取消对 sync 的断言,而 tx 和 rx 则都会进入下一个状态:初始信道对齐序列 (ilas)。
2. ilas — jesd204b 协议的一个良好特性可实现通过 rx 模块中的一些 fifo/缓冲器吸收信道偏移。在实现 cgs 后,tx 可在每个信道上发送已知的字符帧集合,称为信道对齐序列(以每字符每 r k28.0 开始,以每字符每 a k28.3 结束)。收到对齐序列后,rx 会对数据进行 fifo 缓冲,直到所有信道都收到完整的对齐序列。由于已经知道了整个序列,因此信道随后可重新对齐,这样每个信道上的任何信道偏移都可通过 fifo 存储器吸收,而且,信道随后还可在相同的时间点、在 rx 模块内释放该数据。这可缓解为串行解串器信道提供匹配布局的需求,因为信道偏移可通过 fifo 存储器吸收。
3. 用户数据 — 在代码组同步及信道对齐后,就可正确接收用户数据。如果在该最后状态时用户数据无效,则需要重新启动本过程,rx 会发送一个 sync 请求重新开始该过程。
第一次使用新技术可能会令人生畏。如果您正考虑在下个项目中使用该接口,希望我对 jesd204b 中协议的简单介绍能帮助您缓解这种不适。

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