高速CMOS钟控电压比较器的设计
本文通过理论和仿真对比较器结构进行了分析，优化预放大电路和比较电路，设计了一种由预放大级、判断级、输出级构成的钟控比较器。把时钟脉冲应用于比较器的设计，极大地提高了比较器的性能和速度，该结构的比较器具有低输入失调电压和低踢回噪声的特点，速度快，精度高，适用于高速flash adc电路。
1 比较器电路设计
比较器总体电路如图1所示。本文采用的高速比较器结构包括预放大级、判断级和输出级。其中预放大级放大比较器的输入信号以提高输入信号的灵敏度，并且把比较器的输入信号与来自正反馈级的踢回噪声隔离开;判断级对经过放大的输入信号进行比较;输出级把比较级的输出信号放大到数字逻辑电平。下面具体讨论各部分电路结构。
图1 比较器整体电路图
1. 1 预放大级电路
在高速比较器中，为了使判断级的输入信号在尽可能短时间内到达，要求前置放大器有很高的带宽，同时为了提高增益，需要采用多级放大实现。本文中的预放大级为两级，m1 和m2 组成差分输入电路结构，可以得到较强的共模抑制能力，提高比较器对噪声的抑制能力。m5 和m6 构成二极管连接的负载，m3 和m4 组成交叉耦合的负载，用来提高放大器的增益。m7 和m8 组成第二级放大器。比较器的输入电容由m1 和m2 管的尺寸决定。本设计将着重关注电路的速度，因此输入差分对晶体管使用最小栅长。
1. 2 判断级电路
判断级电路是比较器的核心，应该能分辨出毫伏量级的输入信号差。本文采用具有回滞效应的判断电路，这种结构使用正反馈结构来实现两个信号的比较，速度快、精度高，而且能抑制信号上的噪声。
该电路通过把m9 和m10管的栅极交叉互联，实现正反馈，以提高判断电路的增益。当时钟信号clk为高电平时，判断电路的输出依赖于输入信号，比较器处于比较状态，在下一个时钟阶段，也就是时钟信号clk为低电平时，m13管截止，比较器停止比较，处于锁存状态，记下clk为低电平时的比较器输入状态，把输出信号锁存为逻辑“1”或“0”。时钟信号clk为高电平时。
此时判断级电路是一个双稳态交叉耦合电路。
如果io + io - 时， m10和m11导通，m9 和m12截止，此时判断级的等效电路如图2 ( c)所示， vo + 为。因此vo +和vo - 的最大值不超过2vthn 。分析判断级的等效电路可以得到由图2 ( b)的状态到图2 ( c)的状态的转换电流值为: io + =βb ·io - /βa ，由图2 ( c)的状态到图2 ( b)的状态的转换电流值为: io - =βb ·io + /βa ， 这个电流临界点也是输出电压发生转换的临界点。如果βa =βb ， 那么， 输出电压的转换将发生在电流io + = io - 的时候。如果βa 与βb 不等，那就会使比较器表现出磁滞现象。
1. 3 输出缓冲级电路结构
比较器的最后一级是输出缓冲级(又被称为后放大器) ，其主要作用是把判断电路的输出信号转化为数字逻辑电平(0 v或1. 8 v) ，输出缓冲器的输入是一对差分信号，没有压摆率的限制。本文采用自偏置的差分放大器( self2biasing differential am2p lifier)作为输出缓冲级，同时在放大器的输出端加两级反相器，用作附加的增益级，并实现负载电容和自偏置差分放大器之间的隔离。
图3所示是一个自偏置的差分放大器，它包括两个差分放大器，每一个均作为另一个的负载。m15和m16的栅极没有连接到外部偏置，而是连接到m17和m18的漏级，形成负反馈环路，来实现差分放大器尾电流的自适应。m15和m16工作在线性区，可以获得大的输出电压摆率，使得输出电压直接转换到数字逻辑电平。当m17和m18的栅极电压增大时，m17和m18的漏级电压下降，并使m15导通，电流增大，这个电流通过m19流向连接在m19和m20漏极的输出电容。在这种情况下，m16的电流为零。当m17和m18的栅极电压下降时，m16导通，那么大电流经过输出电容通过m16泄露。因此，这一结构的电路具有吸入和供出大电流的能力，且没有静态电流，这个特性非常适合于高速比较器的应用。
图3 自偏置差分放大器
2 电路的优化设计
2. 1 速度优化
比较器的工作速度与预运放的增益、时间常数和判断级的时间常数有关。图4给出了预运放交流小信号等效电路图。
在该电路中， gm1 = gm2 ， gm3 = gm4 ， gm5 = gm6 ， ca =cb ，由图可得预运放的传输函数为:
从式(2)可以看出，只要gm5小于gm3 ，预运放的极点就在左半s 平面， 系统将是稳定的。预运放的直流增益为:
从式(4)可看出，由于添加了交叉耦合负载m3和m4 ，预运放的增益提高了gm3 / ( gm3﹣ gm5 )倍， 只要调整m3、m4 与m5、m6 的宽长比， 即调整gm3与gm5之比，就可方便地调整预运放的增益提升量。
从式( 2) 还可以看出， 预运放的时间常数为ca / ( gm 3﹣ gm5 ) ，降低预运放的时间常数需要减小预运放输出端的电容，同时合理选择差分对管的偏置电流并适当提高gm5与gm 3的差。
图4 预运放交流小信号等效电路图。
当时钟信号clk为低电平时，判断级的等效电路如图5所示。其中vi9和vi10分别为m9 和m10漏极的初始电压， c9、r9 和c10、r10分别为m9、m10管漏级到地的电容与电阻，理想情况下m9 和m10完全对称， r9 = r10 = r， c9 =c10 =c。
图5 ( a)判断级等效原理图， ( b)小信号等效模型。
由图5 ( b)小信号模型得到比较器传输延时的时间常数为:
其中τ= rc， iss为判断级的尾电流源(m14 )电流。根据式(5) ，为了减小时间常数提高比较器的速度，一般可以采用最小尺寸的沟道长度，此外还可以增大判断级的尾电流，但这也会带来功耗增加和输入共模范围减小等不利因素。
2. 2 失调电压
比较器的失调电压主要来源于预运放的失调电压。它主要是由mos管阈值电压的失配和电流的失配引起的，它的标准差如下式
其中：
式中，δ21， 2是预运放输入差分对失调电压的标准差，δ23， 5是预运放负载管失凋电压的标准差; avtn ， avtp ，aβn ， aβp分别是nmos管和pmos管工艺模型中阈值电压的失配因子和电流的失配因子。从式( 6) 、(7) 、(8)可以看出，减小预运放输入差分对管和负载管的过驱动电压，并适当增加它们的面积可有效地减小输入失调电压。但同时增大了漏极电容，降低比较器的速度。因此，比较器的设计需要在功耗、速度和精度之间进行折中。
3 电路仿真
通过以上分析，使用hsp ice进行仿真与优化，最终确定比较器的核心电路(预运放与判断级电路)内各晶体管尺寸如表1所示。
表1 比较器核心电路各晶体管的宽长比
在电源电压1. 8 v、sm ic 0. 18μm cmos工艺模型下，采用hsp ice对前面设计的比较器电路进行仿真。为了检验比较器在各种工作情况下输出的正确性，在比较器的输入端加上幅度和极性随时间变化的信号作为测试信号，工作时钟频率为500mhz，仿真波形如图6所示。图6 ( a) 、( b)中第一栏是时钟控制信号clk，第2栏是输入信号vin和参考电压vref ，第三栏是比较器的输出信号vout。通过对仿真结果进行分析，在输入信号为具有大跳变极端信号(在基准参考电压0. 8 v 下，两信号为0. 81、0 v或是0. 79、1. 8 v)的情况下，比较器的最小精度为±0. 3 mv (基准电压1 v) ，仿真结果验证了比较器功能的正确性。
图6 比较器整体仿真波形
4 结论
本文设计了一个基于1. 8 v电源电压、时钟频率可以达到500mhz的高速钟控电压比较器，采用预放大级、判断级、输出缓冲级结构，每一级的电路结构简单，通过对各个部分电路的特点进行分析，优化了前置放大器的晶体管的尺寸，实现了高速、高精度、低功耗的要求。在smic 0. 18μm cmos工艺模型下，采用hspice对电路进行仿真，结果表明在500 mhz的时钟频率下，比较精度可达0. 3 mv，功耗仅为26. 6μw，该电路可以应用在高速flash adc电路中。
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比较器总体电路如图1所示。本文采用的高速比较器结构包括预放大级、判断级和输出级。其中预放大级放大比较器的输入信号以提高输入信号的灵敏度，并且把比较器的输入信号与来自正反馈级的踢回噪声隔离开;判断级对经过放大的输入信号进行比较;输出级把比较级的输出信号放大到数字逻辑电平。下面具体讨论各部分电路结构。
图1 比较器整体电路图
1. 1 预放大级电路
在高速比较器中，为了使判断级的输入信号在尽可能短时间内到达，要求前置放大器有很高的带宽，同时为了提高增益，需要采用多级放大实现。本文中的预放大级为两级，m1 和m2 组成差分输入电路结构，可以得到较强的共模抑制能力，提高比较器对噪声的抑制能力。m5 和m6 构成二极管连接的负载，m3 和m4 组成交叉耦合的负载，用来提高放大器的增益。m7 和m8 组成第二级放大器。比较器的输入电容由m1 和m2 管的尺寸决定。本设计将着重关注电路的速度，因此输入差分对晶体管使用最小栅长。
1. 2 判断级电路
判断级电路是比较器的核心，应该能分辨出毫伏量级的输入信号差。本文采用具有回滞效应的判断电路，这种结构使用正反馈结构来实现两个信号的比较，速度快、精度高，而且能抑制信号上的噪声。
该电路通过把m9 和m10管的栅极交叉互联，实现正反馈，以提高判断电路的增益。当时钟信号clk为高电平时，判断电路的输出依赖于输入信号，比较器处于比较状态，在下一个时钟阶段，也就是时钟信号clk为低电平时，m13管截止，比较器停止比较，处于锁存状态，记下clk为低电平时的比较器输入状态，把输出信号锁存为逻辑“1”或“0”。时钟信号clk为高电平时。
此时判断级电路是一个双稳态交叉耦合电路。
如果io + io - 时， m10和m11导通，m9 和m12截止，此时判断级的等效电路如图2 ( c)所示， vo + 为。因此vo +和vo - 的最大值不超过2vthn 。分析判断级的等效电路可以得到由图2 ( b)的状态到图2 ( c)的状态的转换电流值为: io + =βb ·io - /βa ，由图2 ( c)的状态到图2 ( b)的状态的转换电流值为: io - =βb ·io + /βa ， 这个电流临界点也是输出电压发生转换的临界点。如果βa =βb ， 那么， 输出电压的转换将发生在电流io + = io - 的时候。如果βa 与βb 不等，那就会使比较器表现出磁滞现象。
1. 3 输出缓冲级电路结构
比较器的最后一级是输出缓冲级(又被称为后放大器) ，其主要作用是把判断电路的输出信号转化为数字逻辑电平(0 v或1. 8 v) ，输出缓冲器的输入是一对差分信号，没有压摆率的限制。本文采用自偏置的差分放大器( self2biasing differential am2p lifier)作为输出缓冲级，同时在放大器的输出端加两级反相器，用作附加的增益级，并实现负载电容和自偏置差分放大器之间的隔离。
图3所示是一个自偏置的差分放大器，它包括两个差分放大器，每一个均作为另一个的负载。m15和m16的栅极没有连接到外部偏置，而是连接到m17和m18的漏级，形成负反馈环路，来实现差分放大器尾电流的自适应。m15和m16工作在线性区，可以获得大的输出电压摆率，使得输出电压直接转换到数字逻辑电平。当m17和m18的栅极电压增大时，m17和m18的漏级电压下降，并使m15导通，电流增大，这个电流通过m19流向连接在m19和m20漏极的输出电容。在这种情况下，m16的电流为零。当m17和m18的栅极电压下降时，m16导通，那么大电流经过输出电容通过m16泄露。因此，这一结构的电路具有吸入和供出大电流的能力，且没有静态电流，这个特性非常适合于高速比较器的应用。
图3 自偏置差分放大器
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从式( 2) 还可以看出， 预运放的时间常数为ca / ( gm 3﹣ gm5 ) ，降低预运放的时间常数需要减小预运放输出端的电容，同时合理选择差分对管的偏置电流并适当提高gm5与gm 3的差。
图4 预运放交流小信号等效电路图。
当时钟信号clk为低电平时，判断级的等效电路如图5所示。其中vi9和vi10分别为m9 和m10漏极的初始电压， c9、r9 和c10、r10分别为m9、m10管漏级到地的电容与电阻，理想情况下m9 和m10完全对称， r9 = r10 = r， c9 =c10 =c。
图5 ( a)判断级等效原理图， ( b)小信号等效模型。
由图5 ( b)小信号模型得到比较器传输延时的时间常数为:
其中τ= rc， iss为判断级的尾电流源(m14 )电流。根据式(5) ，为了减小时间常数提高比较器的速度，一般可以采用最小尺寸的沟道长度，此外还可以增大判断级的尾电流，但这也会带来功耗增加和输入共模范围减小等不利因素。
2. 2 失调电压
比较器的失调电压主要来源于预运放的失调电压。它主要是由mos管阈值电压的失配和电流的失配引起的，它的标准差如下式
其中：
式中，δ21， 2是预运放输入差分对失调电压的标准差，δ23， 5是预运放负载管失凋电压的标准差; avtn ， avtp ，aβn ， aβp分别是nmos管和pmos管工艺模型中阈值电压的失配因子和电流的失配因子。从式( 6) 、(7) 、(8)可以看出，减小预运放输入差分对管和负载管的过驱动电压，并适当增加它们的面积可有效地减小输入失调电压。但同时增大了漏极电容，降低比较器的速度。因此，比较器的设计需要在功耗、速度和精度之间进行折中。
3 电路仿真
通过以上分析，使用hsp ice进行仿真与优化，最终确定比较器的核心电路(预运放与判断级电路)内各晶体管尺寸如表1所示。
表1 比较器核心电路各晶体管的宽长比
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图6 比较器整体仿真波形
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