干货分享 | HPM6700系列硬件设计指南 (上）
本期开发笔记详细为大家介绍基于hpm6750微控制器的硬件电路设计，可以有效提高硬件设计成功率和成熟度，想了解的 “攻城狮“们赶紧上车~
01
简介
本文档的目的是帮助硬件工程师设计和测试基于hpm6750微控制器的硬件电路设计。它提供了关于电路板布局建议和设计清单。
本硬件指南适用于hpm6700/6400系列芯片。同时，可参考对应芯片的数据表、参考手册、以及应用手册。
02
电源配置
2.1电源系统该系列芯片供电是通过对dcdc_in 和vpmc 脚输入3.0-3.6v单一电源, 并通过内置的电压调节器提供系统所需的vdd_soc, vdd_pmccap, vdd_otpcap, v_batcap 电源。
当电源dcdc_in 和vpmc 掉电后，通过vbat 脚为实时时钟(rtc) 和备份寄存器提供电源。每个i/o 电源vio_bxx 根据相应负载接3.3v 或1.8v电源。电源控制图如图1，适用于hpm6700/6400芯片。若无另行说明，所有电压都以vss 为基准，vss接地。图1电源控制图电源域信号电平和去耦电容的建议，请分别参见表 1和表 2 。表1 电源域表2 去耦电容推荐值
2.2 提升a/d 转换器性能以及参考电压的特别要求为了提高转换精度， adc 电路配有独立电源入口，可以由外围电路做电源滤波以减小 pcb 上的噪声，对于需要高精度采样的场合，可以配合高精度的参考电压源实现高精度的ad采样。•一个独立的 vana 引脚给 adc 供电。建议使用低噪音ldo供电。•vss引脚提供了独立的电源接地连接。•vrefh/vrefl为芯片提供高精度低温飘的外部参考电压，例如ref431, 可以提升adc的采样精度。vrefh上的电压范围为2.4 v 到 3.6v。vrefh/vrefl需要在pin 附近增加去耦电容，通常采用10nf。
（此处剧透：先楫会推出ad采样精度报告，想了解更多，请关注后期推送） 2.3上电时序上电时序要求：要求vbat 不晚于其他电源上电。如果vbat 和其他3.3v 电源引脚使用相同的供电，则系统对上电时序没有要求。掉电时序要求：vbat 电源不能早于其他电源掉电。图2电源时序
03
时钟
3.1晶振/陶振
谐振器和负载电容必须尽可能地靠近振荡器的引脚，以尽量减小输出失真和起振时间。
负载电容值必须根据所选振荡器的不同做适当调整。对于 c1 和 c2，建议使用专为高频应用设计、可满足晶振或谐振器的要求且大小介于5pf 到 25 pf（典型值）之间的高质量陶瓷电容。
图3外部晶振/陶瓷谐振
c1和c2 的大小通常相同。晶振制造商指定的负载电容通常是 c1 和 c2 的串联组合。确定 cl1 和 cl2 的规格时，必须将 pcb和 mcu 引脚的电容考虑在内 （引脚与电路板的电容可粗略地估算为 10 pf）。
04
调试
hpm6700/6400系列产品的调试系统符合the risc-v debug specification, version 0.13 规范。 调试系统包括jtag 接口转换模块（dtm）和调试模块（dm）2 部分。dtm 通过标准jtag 接口对接外部调试器，可以把jtag 上收到的调试指令转换成对dm 模块的读写访问。调试模块dm 集成了调试功能，可以暂停或者恢复cpu 的运行，产生复位，以及访问片上资源。表3 jtag接口
以上为本期分享内容，请继续关注，下期会推出下一篇续集，敬请留意！
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本硬件指南适用于hpm6700/6400系列芯片。同时，可参考对应芯片的数据表、参考手册、以及应用手册。
02
电源配置
2.1电源系统该系列芯片供电是通过对dcdc_in 和vpmc 脚输入3.0-3.6v单一电源, 并通过内置的电压调节器提供系统所需的vdd_soc, vdd_pmccap, vdd_otpcap, v_batcap 电源。
当电源dcdc_in 和vpmc 掉电后，通过vbat 脚为实时时钟(rtc) 和备份寄存器提供电源。每个i/o 电源vio_bxx 根据相应负载接3.3v 或1.8v电源。电源控制图如图1，适用于hpm6700/6400芯片。若无另行说明，所有电压都以vss 为基准，vss接地。图1电源控制图电源域信号电平和去耦电容的建议，请分别参见表 1和表 2 。表1 电源域表2 去耦电容推荐值
2.2 提升a/d 转换器性能以及参考电压的特别要求为了提高转换精度， adc 电路配有独立电源入口，可以由外围电路做电源滤波以减小 pcb 上的噪声，对于需要高精度采样的场合，可以配合高精度的参考电压源实现高精度的ad采样。•一个独立的 vana 引脚给 adc 供电。建议使用低噪音ldo供电。•vss引脚提供了独立的电源接地连接。•vrefh/vrefl为芯片提供高精度低温飘的外部参考电压，例如ref431, 可以提升adc的采样精度。vrefh上的电压范围为2.4 v 到 3.6v。vrefh/vrefl需要在pin 附近增加去耦电容，通常采用10nf。
（此处剧透：先楫会推出ad采样精度报告，想了解更多，请关注后期推送） 2.3上电时序上电时序要求：要求vbat 不晚于其他电源上电。如果vbat 和其他3.3v 电源引脚使用相同的供电，则系统对上电时序没有要求。掉电时序要求：vbat 电源不能早于其他电源掉电。图2电源时序
03
时钟
3.1晶振/陶振
谐振器和负载电容必须尽可能地靠近振荡器的引脚，以尽量减小输出失真和起振时间。
负载电容值必须根据所选振荡器的不同做适当调整。对于 c1 和 c2，建议使用专为高频应用设计、可满足晶振或谐振器的要求且大小介于5pf 到 25 pf（典型值）之间的高质量陶瓷电容。
图3外部晶振/陶瓷谐振
c1和c2 的大小通常相同。晶振制造商指定的负载电容通常是 c1 和 c2 的串联组合。确定 cl1 和 cl2 的规格时，必须将 pcb和 mcu 引脚的电容考虑在内 （引脚与电路板的电容可粗略地估算为 10 pf）。
04
调试
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