基于TFF的CMOS技术实现超高速分频的设计
引言
分频电路在频率合成、光纤通信、无线通信等系统中有着广泛应用。在高速通讯系统中， 当数据传输速率达到或超过10gb/s时，传统的实现方法是采用双极性硅、gaas、inp等工艺 实现，但由于其较高的电压和电流，其功耗也相对较大。随着cmos工艺向深亚微米发展， 其低功耗、高集成度、低价位、高性能的优势使cmos工艺日益成为业界主流工艺，提高cmos 工艺分频器的工作速度，成为设计的一个热点[3]。高速分频电路一般有三种电路结构：基于 tff(toggle flip-flip) 的分频器，注入锁定分频器和再生分频器。注入锁定分频器输出时 钟稳定，用于对输出时钟要求较高的场合，利用注入锁定分频系统可以实线非常高速的分频 设计[4]，但这种分频器一般锁定范围很窄，且结构复杂，功耗偏大；再生分频器在高频时具 有更高的锁定范围，但需要使用很多无源器件，占用芯片面积很大，且不利于电路匹配。
基于tff的cmos分频电路主要有以下几种：源极耦合逻辑（scfl）电路，通常，超高速 分频器采用scfl逻辑实现的居多[5]，这种结构逻辑可以工作在输入信号摆幅比较低的情况 下，因此电路速度较快，但这种结构层次较多，不适合低电源电压下的超高速分频器设计； 针对scfl在低电源电压下存在的问题，文献[5]提出了伪差分逻辑电路，这样低电源电压下 电压分配的问题得到了缓解，但是需要完全互补的时钟信号来确保锁存器的正常工作，在高 速通信中，电路的测试条件很难满足；文献[6]根据负载电阻是锁存器速度的一个关键因素 提出了差动动态负载逻辑电路结构，电源电压1.8v时，采用标准0.25μm cmos工艺，最高工 作频率超过16ghz，功耗约为3mw，由此看出，动态负载确实可以提高电路速度，输出信号幅 度也足够大，但是差分时钟信号的相同直流偏置不易选择，有文献提出采用不同的直流偏置，但都会引入其它的问题；提出了单时钟信号控制的动态锁存逻辑结构，有效解决了 直流偏置问题，本文采取此结构实现了超高速分频，并且给出了具体分析设计过程。
1. 分频电路原理与设计
基于tff的分频器一般使用电流模式逻辑(cml)，可获得很大的工作频率范围，且通常由 两个相同的互相耦合的锁存器构成，图1给出了分频器的结构，由两个cml d锁存器组成。锁 存器2的输出反馈至锁存器1的输入，当时钟为低电平时，锁存器1工作在采样模式，锁存器2 工作在锁存模式；时钟为高时，锁存器1工作在锁存模式，锁存器2工作在采样模式。因此， d触发器输出数据变化发生在时钟变化边沿，且每两个时钟周期，数据只发生一次跳变，从 而实现了二分频。
图2为动态cml d锁存器电路结构，采样部分由mn0、mn1、mn2组成，mn3、mn4组成 的正反馈锁存逻辑电平。电路具有以下特点：
采用pmos 作为动态负载，可实现不同负载的有效控制，在dff 的采样状态，pmos 负载 晶体管工作在线性区，其打开电阻非常小，较小的rc 时间常数使得nmos 对(mn1,mn2)能够 以较快的速度感应d / d 输入数据的变化，正反馈连接的nmos 对(mn3,mn4)进一步加速状态 的转换；维持状态，pmos 负载晶体管关断，产生较大的rc 延时，正反馈连接的nmos 对 (mn3,mn4)保持dff 的输出数据。
电路由单时钟控制，时钟分别加在pmos 管的栅极和nmos 管的源极，通过使用共栅极组 态，输入时钟信号ck 的直流偏置可以同时对pmos 负载和nmos 开关进行优化。这个技术能 使锁存器工作在更高的频率上。同时共栅连接的nmos(mn0)允许其稳定的工作在较低的电源 电压下[6]，适当调节，可达到零阈值电压。
开关管mn0 的导通和关断是锁存器工作在采样和保持模式的条件，因此要使锁存器正常 工作，mn0 不能始终导通。这样，比之于一直导通的电流源，该锁存器的功耗明显降低。
2．设计过程
2．1 d 锁存器延时分析
2．2 d 锁存器具体设计步骤
首先，根据所要求的参数，如速度、摆幅、电压、电流、负载等等确定电路具体结构， 本文中根据速度和功耗的要求，以及前面对各结构的分析，采用动态负载结构。
其次，根据所采用的工艺，提取所需要的晶体管基本参数，根据（2）、（3）式，当输 入信号速度达到10gb/s，结合需要达到的参数要求，选择合适的便置电流is。
第三，进行静态工作点分析，ck 输入为低电平时，mn0 导通，同时mp1、mp2 工作 在线性区；而ck 为高时，mn0 关断，mp1 和mp2 工作在截止区；可得到：
由式（6）、（7）可确定ck 的直流工作范围，而式（4）、（5）可确定偏置电压的大小范围。 第四，根据以上计算的静态电流和电压偏置等数值，结合提取的工艺参数，估算各晶 体管的宽长比。
第五，在静态工作点正确的情况下，将锁存器接成分频器结构，并进行瞬态分析，使 分频器自由振荡，测算分频器自由振荡时的输出频率，如果要求分频器正常工作时输入的时 钟频率为f，则认为分频器自由振荡的输出频率为f/2 最佳。
静态工作点需要根据系统的实际情况，通过仿真进行调整，而重复以上第二到第五步 骤的过程。此外，锁存器中决定其工作速度的因素有：q 、q 两节点的电容，输出电压摆幅 和充、放电电流。为提高电路速度，电路设过程中要尽量减小q 、q 两节点的电容，增大充、 放电电流，而对输出电压摆幅的要求要从两方面考虑，输出电压摆幅过大，充、放电过程持续时间会增加，输出电压摆幅过小，则无法驱动后续电路。因此，要合理设计输出电压摆幅。
3 仿真结果
本文采用smic 0.18ｕm 1p6m cmos 工艺，使用cadence 公司的spectre 仿真器，对电 路进行了各种情况仿真。本文对分频电路在室温下对不同的工艺角进行了仿真，仿真结果显 示，在typical nmos 和typical pmos 下，分频器最高可以工作在13.5ghz，在快nmos 和快pmos 下，分频器可以达到14ghz 以上频率。10ghz 时钟下的输入输出信号波形如图 4 所示，其中，vin1为输入时钟信号，out 为输出信号。调试参数为：vclk-=0v,vclk+=1.5v, t=100ps， vbias=1.2v. wmp1、wmp2=5.5u，wmn1、wmn2=4.4u，wmn3、wmn4=2.2u,wmn0=16u， l=0.18u。
图4 波形中可以看出，信号在两级锁存器间传递时，由于信号的突变，而引起毛刺，在 信号输出端加上缓冲电路，可以淹没这种影响，其波形输出如图5 所示，由图可知分频器很 好实现了两路正交输出信号，正确实现了二分频，输出摆幅也满足设计要求。
表1 给出本文中电路功耗所用电路功耗。可以看出，本文电路设计功耗相对 较低。
4 结论
本文采用smic 0.18ｕm 1p6m cmos 工艺，单时钟信号控制的动态锁存逻辑结构，在 电源电压为1.8 v 的情况下，仿真实现了一个10 ghz(可工作频率范围为1～13.5 ghz)、功 耗仅为3.1 mw 的分频器。该电路结构简单、功耗低，可用于光纤通讯、雷达、测量等系统 中，具有较广泛的应用前景。
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图2为动态cml d锁存器电路结构，采样部分由mn0、mn1、mn2组成，mn3、mn4组成 的正反馈锁存逻辑电平。电路具有以下特点：
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