如何将易灵思FPGA干到750MHz(1080P显示)
前阵子写过一篇文章《如何才能半导体雪崩中活下来》，然后昨天任老爷子就发布了讲话，即接下来是全球经济衰退期，为了保证度过未来三年的“经济”危机，缩减业务，核心聚焦，不再关注销售额，而是现金流/利润为王。
为了活下来，我们可以躺平；我们需要卧薪尝胆，既然不适合去轰轰烈烈赶一把，我们反而可以利用这段时间，卧薪尝胆，好好学习。前阵子出差+工作耽搁了下，内心无比愧疚，今天重新开始学习分享fpga知识，欢迎各位斧正。
拿来主义的好处就是，相对效率会更高一点，并且试错成本还低很多。那么在此感谢原厂fae王奇抢先一步在我的开发板商移植hdmi，让我们在易灵思ti60 fpga上一睹为快。
易灵思钛金系列fpga ti60f255的开发板，出炉已经有一些日子了，板载hdmi电路理论上是成熟的（别家fpga上我验证过），但却一直没能挤出时间来移植一下hdmi 1.4的显示方案，今天我们就来挑战一下io模拟1080p60，把易灵思ti60 fpga干到750mhz主频！
这部分采用fpga模拟的话，电路其实非常简单，加了emc芯片后的原理图如下所示。
hdmi 采用和 dvi 相同的传输原理——tmds最小化传输差分信号。tmds 传输系统分为两个部分：发送端和接收端。tmds 发送端收到hdmi 接口传来的24bit rgb信号，然后对这些数据进行编码和并/串转换，再将rgb 信号的数据分别分配到独立的传输通道发送出去。接收端接收来自发送端的串行信号，对其进行解码和串/并转换，然后发送到显示器的控制端；与此同时也接收时钟信号，以实现同步。
网上很多fpga模拟hdmi phy的设计，可参见https://zhuanlan.zhihu.com/p/435937460。其中以digilent的hdmi ip最为常见，其采用vhdl模拟tmds，用fpga实现hdmi的收发，节省了外部phy芯片的成本（https://github.com/digilent/vivado-library）。
digilent hdmi ip方案，后来很多朋友其他平台上都有移植，我也在xilinx和安路上都有移植测到过，其采用vhdl实现，稍微有点复杂。不过今天我将在fae王奇的基础上，消化吸收另一个hdmi tx ip（采用verilog编写，结构很简单），在易灵思ti60 fpga挑战下1080p60（其实主频主要还是看收发器的速率）。这里也感谢这个hdmi ip创作者的劳动果实，verilog header如下：
给出目前的框图，如下所示，外部输入25m，由interface的pll生成150/750mhz（离开148.5mhz有点偏差也没关系），hdmi_ip接收前面测试的rgb数据后，模拟hdmi协议发送给外部，在显示器上显示。由于tmds用10bit编码，fpga采用ddr模式进行数据发送，因此当串行时钟是像素时钟的10/2=5倍。
我们在interface中配置pll，这里输入25m，输出150+750mhz，如下图所示：
另外，这里的关键是我们采用易灵思的double data io，配置如下，这里将hdmi_tx_data和hdmi_tx_clk都打开了resync模式：
查询efinity help文档，可以看到ddio的resync mode，用户在clock下降沿输入out0+out1，gpio在上升沿输出out0，在clock下降沿输出out1，从而达到了倍频的目的（这里的hi就是out0，lo就是out1）。
那么在代码中，我们需要驱动gpio ddio前的hi与lo，我们的顶层代码如下：
这部分通过serdes_4b_10to1.v文件编码输出，相关代码如下所示：
最后，采用efinity进行综合，上图中的逻辑跑到了750mhz，ddio实现了1.5gbps的带宽。ddio 1.5gbps已经是易灵思的瓶颈了，虽然时序有一点小违例（150m到750m跨时钟域部分电路），但是hdmi 1080p60已经成功显示，如下所示（盗用8年前的图，懒得拍）。
本来打算移植lvds模式，但是频率上不去，目前怀疑hdmi电路还得加上拉电阻，当前版本省略了，以后有机会再试试。下一步，上t35移植hdmi测试一下能跑到多少频率，至少应该能跑720p吧？
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易灵思钛金系列fpga ti60f255的开发板，出炉已经有一些日子了，板载hdmi电路理论上是成熟的（别家fpga上我验证过），但却一直没能挤出时间来移植一下hdmi 1.4的显示方案，今天我们就来挑战一下io模拟1080p60，把易灵思ti60 fpga干到750mhz主频！
这部分采用fpga模拟的话，电路其实非常简单，加了emc芯片后的原理图如下所示。
hdmi 采用和 dvi 相同的传输原理——tmds最小化传输差分信号。tmds 传输系统分为两个部分：发送端和接收端。tmds 发送端收到hdmi 接口传来的24bit rgb信号，然后对这些数据进行编码和并/串转换，再将rgb 信号的数据分别分配到独立的传输通道发送出去。接收端接收来自发送端的串行信号，对其进行解码和串/并转换，然后发送到显示器的控制端；与此同时也接收时钟信号，以实现同步。
网上很多fpga模拟hdmi phy的设计，可参见https://zhuanlan.zhihu.com/p/435937460。其中以digilent的hdmi ip最为常见，其采用vhdl模拟tmds，用fpga实现hdmi的收发，节省了外部phy芯片的成本（https://github.com/digilent/vivado-library）。
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给出目前的框图，如下所示，外部输入25m，由interface的pll生成150/750mhz（离开148.5mhz有点偏差也没关系），hdmi_ip接收前面测试的rgb数据后，模拟hdmi协议发送给外部，在显示器上显示。由于tmds用10bit编码，fpga采用ddr模式进行数据发送，因此当串行时钟是像素时钟的10/2=5倍。
我们在interface中配置pll，这里输入25m，输出150+750mhz，如下图所示：
另外，这里的关键是我们采用易灵思的double data io，配置如下，这里将hdmi_tx_data和hdmi_tx_clk都打开了resync模式：
查询efinity help文档，可以看到ddio的resync mode，用户在clock下降沿输入out0+out1，gpio在上升沿输出out0，在clock下降沿输出out1，从而达到了倍频的目的（这里的hi就是out0，lo就是out1）。
那么在代码中，我们需要驱动gpio ddio前的hi与lo，我们的顶层代码如下：
这部分通过serdes_4b_10to1.v文件编码输出，相关代码如下所示：
最后，采用efinity进行综合，上图中的逻辑跑到了750mhz，ddio实现了1.5gbps的带宽。ddio 1.5gbps已经是易灵思的瓶颈了，虽然时序有一点小违例（150m到750m跨时钟域部分电路），但是hdmi 1080p60已经成功显示，如下所示（盗用8年前的图，懒得拍）。
本来打算移植lvds模式，但是频率上不去，目前怀疑hdmi电路还得加上拉电阻，当前版本省略了，以后有机会再试试。下一步，上t35移植hdmi测试一下能跑到多少频率，至少应该能跑720p吧？
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