CDC跨时钟域的基础概念介绍
cdc（clock domain crossing）跨时钟域（一）
在一款芯片中多个时钟域非常常见，跨时钟域检查至关重要。本篇记录的是cdc跨时钟域的基础概念。
时钟域clock domain：以寄存器捕获的时钟来划分时钟域。
单时钟域single clock domain，数据发送和接收是同一个时钟
多时钟域multiple clock domain，数据发送和接收是不是同一个时钟
同步 & 异步
是否为同一个时钟通过同步和异步来判定。
同步时钟：同源，有固定的相位关系
异步时钟：不同源，没有固定的相位关系
那么问题来了
问题1: 有两个时钟是通过两个时钟源出来，但是频率和相位相同，那么它们是否为同步时钟？
不是，不同的时钟源出来频率相同，但随着时钟的偏移和抖动，都会导致相位的不确定性。所以是异步时钟。
问题2: 有两个时钟是通过同一个时钟源分频出来的，但他们的频率不同，那么它们是否为同步时钟？
是同步时钟，时钟的同步关系与频率无关，只要是同源、有固定的相位关系，就是一组同步时钟。不需要做异步时钟处理，做跨时钟域处理。
jitter & skew
时钟抖动（clock jitter）：两个时钟周期之间存在的差值，这个误差是在时钟发生器内部产生的，和晶振或者pll内部电路有关，使得时钟周期在不同的周期上可能加长或缩短。
时钟偏移（clock skew）：同一个信号到达两个不同的寄存器之间的时间差值，skew的定义就是时钟最长路径减去最短路径的值。由于布线长度及负载不同引起。
区别：jitter是在时钟发生器内部产生的，和晶振或者pll内部电路有关，布线对其没有影响。skew是由不同布线长度导致的不同路径的时钟上升沿到来的延时不同。
跨时钟域
一个电路的launch时钟和capture时钟不是同一个时钟，就是跨时钟域。
两个时钟是同步时钟就是同步时钟域。
两个时钟是异步时钟就是异步时钟域。
亚稳态
触发器无法在某个确定的时间段内达到一个可确认的状态，带来功能错误
如何处理亚稳态？
降低系统时钟频率
用速度更快的ff
引入同步机制，防止亚稳态传播
改善时钟质量，用边沿快速变化的时钟信号
亚稳态需要一段时间才能达到稳态，二级寄存器可以增加一个clock cycle的时间使亚稳态稳定。如果一个clock cycle后，亚稳态还未稳定，第二级输出就还可能是亚稳态。
需要注意的是，两级寄存器并不能完全隔离亚稳态，但可以极大的概率隔离了亚稳态发生的概率。
而且，亚稳态不是纠错，如果产生亚稳态，那么采样值可能是不正确的，两级寄存器或多级寄存器级联只是防止亚稳态在时序电路中传播扩散。
根据mtbf mean time between failure 平均故障时间，推荐电路频率500mhz以下用两级触发器，500mhz以上用三级触发器。
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不是，不同的时钟源出来频率相同，但随着时钟的偏移和抖动，都会导致相位的不确定性。所以是异步时钟。
问题2: 有两个时钟是通过同一个时钟源分频出来的，但他们的频率不同，那么它们是否为同步时钟？
是同步时钟，时钟的同步关系与频率无关，只要是同源、有固定的相位关系，就是一组同步时钟。不需要做异步时钟处理，做跨时钟域处理。
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时钟偏移（clock skew）：同一个信号到达两个不同的寄存器之间的时间差值，skew的定义就是时钟最长路径减去最短路径的值。由于布线长度及负载不同引起。
区别：jitter是在时钟发生器内部产生的，和晶振或者pll内部电路有关，布线对其没有影响。skew是由不同布线长度导致的不同路径的时钟上升沿到来的延时不同。
跨时钟域
一个电路的launch时钟和capture时钟不是同一个时钟，就是跨时钟域。
两个时钟是同步时钟就是同步时钟域。
两个时钟是异步时钟就是异步时钟域。
亚稳态
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用速度更快的ff
引入同步机制，防止亚稳态传播
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亚稳态需要一段时间才能达到稳态，二级寄存器可以增加一个clock cycle的时间使亚稳态稳定。如果一个clock cycle后，亚稳态还未稳定，第二级输出就还可能是亚稳态。
需要注意的是，两级寄存器并不能完全隔离亚稳态，但可以极大的概率隔离了亚稳态发生的概率。
而且，亚稳态不是纠错，如果产生亚稳态，那么采样值可能是不正确的，两级寄存器或多级寄存器级联只是防止亚稳态在时序电路中传播扩散。
根据mtbf mean time between failure 平均故障时间，推荐电路频率500mhz以下用两级触发器，500mhz以上用三级触发器。
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