一个基本的pad library设计方案
每当我们做好了core的电路和版图，下一步就是设计pad ring了。对于第一次接触pad ring的同学来说，这个概念可能会有点陌生。
io总的来说由两部分组成，一个是pad，一个是电路。电路又分为pre 和 post。
pad的作用是为了封装的时候连接金线。因此，为了防止金线短路，要求pad之间要有最小距离，具体数值要看你的封装形式。
电路的作用有几方面：esd保护，level shifter，施密特触发器等等。还有提供电源环路。
二者合在一起构一个io（也就是i/o pad），有的时候pad和电路是分开，stagger就是这种情况，在io limiter的情况下，为了节省面积，将pad分成两排甚至三排交错的排列，但是电路必须是在一条直线上的（因为电源环路的需求）。
bonding pad是连接芯片和封装线的地方，esd保护电路一般包括一对很大的反偏的pmos，nmos
作者君的珍藏，之前用电子显微镜查看引脚是否有短接，每个打孔的地方就是上图里面bonding pad
一个基本的pad library，应该可以提供如下几种pad：
给pad供电的pad，例如：pad_vdd, pad_vss;
给core供电的pad，例如：vdd, vss; （如果存在多个vdd domain， 还有avdd, avss，之类的pad）
模拟信号的pad，例如anin (analog的pad一般就是一块铁片，有的vendor推荐用户可以自己基于要求自己再加上一定的esd保护电路)
数字信号的pad，一般有input和output的区别，里面还有包括level shifter，buffers之类的数字电路（作者君用的不多，这里不展开说明了）。
建议设计pad ring之前，先去读一下vendor的文档，文档一般会说明各种类型的pad的用法，还有各种注意事项。不同的vendor提供的pad library不一样，所以有时候还是谨慎一点。
比如作者君最近用的一个pad library，里面有一种特定的提供pad_vdd的pad，这个pad起到了类似por的作用，它自己称之为poc（power on control）。这个pad会监控各个vdd的上升情况，只有当pad_vdd, vdd之类的电源都基本上稳定了，它才会让core被最终供电。同时，文档里面还写了vdd的上升速度不可以太快（小于2us）之类的要求。（其实写到这里，作者君想到core的transient仿真里面，也需要模拟这个vdd的上升过程）
一般来说，pad ring会设计成一个方形或者矩形，这样给pad 供电的pad_vdd, pad_vss可以比较均匀的分布在pad ring里面。当然，有时候遇到电路里面有高压的模块，可能不能share整个pad ring，那么pad ring就可能只有方形的三面，也是合理的。
相邻的pad之间需要隔开还是可以紧密挨着，主要是取决于最后封装时候的要求。举个例子，比如每个pad 的宽度是50um，但是封装引脚的最小距离是80um，那么相邻的pad之间就需要加filler（一种特定的cell，里面的pad_vdd, pad_vss是连续的）同时，每个转角处还有专门的corner cell，也是保证了pad ring里面esd相关的信号的连续性。
首先需要确定的是关键的信号pad的位置，比如“尽量缩短走线长度”，让pad靠近layout core里面的信号pin的位置。（举个例子，如果做的test chip的core不大，可以选择core的位置靠近pad，不一定要正好在pad ring的正中间）。独立的敏感信号比如clock或者bidirectional pin与其他的switching pad之间，可以加入power或者ground的pads隔开，原理类似layout里面的signal shielding。
几个相邻的pad其实可以共享一个封装引脚pin（比如几根金线从几个pad上连到同一个封装pin上面），因为封装pin可以承受的电流一般大于pad的电流（比如一个pad电流最大是30ma）。同时，bonding wire有寄生电感，而电源上的变化电流可能会很大，并联很多条boding wire等于减小了寄生电感。
在可能的前提下，尽量多放power pad（可以减小bonding wire的弹跳效应），并让power pad均匀分布。然后是确定所需的电源pad的数量。用下面的公式粗略估计一下，比如总的电流是120ma，然后pad ring的四条边都加上vdd和vss的pad，每个vdd pad的最大电流是30ma，如果vworst和core power里面的电源电压一样大，那么每边一个pad就足够了。如果这两个电压值不一样，则应该增加vdd pad的数量。
vdd/vss pad的数量计算
当然，如果面积有限，单层的inline pad ring放不下，还可以使用staggered的方式，也就是下面右图里面那种交叉摆放的方式。
最后，多说几句package的基础知识，除了常见的dual-flat no-leads (dfn)，dual in-line package （dip）这些封装，现在还有flip chip with rdl，其中用到了一层redistribution layer (rdl)，也就没有上面那些封装里面的金线了。对于超大规模的电路，flip chip现在已经很常见了。
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二者合在一起构一个io（也就是i/o pad），有的时候pad和电路是分开，stagger就是这种情况，在io limiter的情况下，为了节省面积，将pad分成两排甚至三排交错的排列，但是电路必须是在一条直线上的（因为电源环路的需求）。
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建议设计pad ring之前，先去读一下vendor的文档，文档一般会说明各种类型的pad的用法，还有各种注意事项。不同的vendor提供的pad library不一样，所以有时候还是谨慎一点。
比如作者君最近用的一个pad library，里面有一种特定的提供pad_vdd的pad，这个pad起到了类似por的作用，它自己称之为poc（power on control）。这个pad会监控各个vdd的上升情况，只有当pad_vdd, vdd之类的电源都基本上稳定了，它才会让core被最终供电。同时，文档里面还写了vdd的上升速度不可以太快（小于2us）之类的要求。（其实写到这里，作者君想到core的transient仿真里面，也需要模拟这个vdd的上升过程）
一般来说，pad ring会设计成一个方形或者矩形，这样给pad 供电的pad_vdd, pad_vss可以比较均匀的分布在pad ring里面。当然，有时候遇到电路里面有高压的模块，可能不能share整个pad ring，那么pad ring就可能只有方形的三面，也是合理的。
相邻的pad之间需要隔开还是可以紧密挨着，主要是取决于最后封装时候的要求。举个例子，比如每个pad 的宽度是50um，但是封装引脚的最小距离是80um，那么相邻的pad之间就需要加filler（一种特定的cell，里面的pad_vdd, pad_vss是连续的）同时，每个转角处还有专门的corner cell，也是保证了pad ring里面esd相关的信号的连续性。
首先需要确定的是关键的信号pad的位置，比如“尽量缩短走线长度”，让pad靠近layout core里面的信号pin的位置。（举个例子，如果做的test chip的core不大，可以选择core的位置靠近pad，不一定要正好在pad ring的正中间）。独立的敏感信号比如clock或者bidirectional pin与其他的switching pad之间，可以加入power或者ground的pads隔开，原理类似layout里面的signal shielding。
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vdd/vss pad的数量计算
当然，如果面积有限，单层的inline pad ring放不下，还可以使用staggered的方式，也就是下面右图里面那种交叉摆放的方式。
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