Xilinx可编程逻辑器件设计与开发（基础篇）连载25：Spartan
5.1.6 selectio模块
virtex-6每个i/o片（i/o tile）包含两个iob、两个ilogic、两个ologic 和两个iodelay，如图5-24 所示。
图5-24 i/o 片结构图
本小节就以下几个方面介绍virtex-6 的selectio 资源。
(1) selectio 的电气特性。
(2) selectio 的逻辑资源——ilogic 资源和ologic 资源。
(3) selectio 的高级逻辑资源——iserdes 资源、oserdes 资源和bitslip。
一、 selectio io 的电气特性 所有的virtex-6 fpga 有高性能的可配置selectio 驱动器与接收器，支持非常广泛的接口标准。强大的功能selectio 包括输出强度和斜率的可编程控制以及使用数控阻抗（dci）的片上终端。
iob 包含输入、输出和三态selectio 驱动器。支持单端i/o 标准（lvcmos、hstl、sstl）和差分i/o 标准（lvds、ht、lvpecl、blvds、差分hstl 和sstl）。
注意：差分输入和vref 相关输入由vccaux 供电。
iob、引脚及内部逻辑的连接如图5-25 所示。
图5-25 iob、引脚及内部逻辑连接图
iob 直接连接ilogic/ologic 对，该逻辑对包含输入和输出逻辑资源，可实现数据和三态控制。ilogic和ologic可分别配置为iserdes和oserdes。
xilinx软件库提供了大量与i/o相关的原语，在例化这些原语时，可以指定i/o标准。与单端i/o相关的原语包括ibuf（输入缓冲器）、ibufg（时钟输入缓冲器）、obuf（输出缓冲器）、obuft（三态输出缓冲器）和iobuf（输入/输出缓冲器）。与差分i/o相关的原语包括ibufds（输入缓冲器）、ibufgds（时钟输入缓冲器）、obufds（输出缓冲器）、obuftds（三态输出缓冲器）、iobufds（输入/输出缓冲器）、ibufds_diff_out（输入缓冲器）和iobufds_diff_out（输入/输出缓冲器）。
二、 selectio的逻辑资源 selectio的逻辑资源主要是指ilogic和ologic资源，它们完成了fpga引脚到内部逻辑的连接功能，包括组合输入/输出、三态输出控制、寄存器输入/输出、寄存器三态输出控制、ddr输入/输出、ddr输出三态控制、iodelaye1高分辨率可调整延迟单元及其控制模块。
下面简要介绍ilogic和ologic功能。
(1) ilogic。
图5-26 ilogic内部逻辑
ilogic的内部逻辑如图5-26所示，可以实现的操作包括：异步/组合逻辑、ddr模式（opposite_edge、same_edge或same_edge_pipelined）、电平敏感型锁存器和边沿触发d型触发器。
异步/组合逻辑。
用来创建输入驱动器与fpga内部资源之间的直接连接。当输入数据与fpga内部逻辑之间存在直接（非寄存）连接，或者当“将i/o寄存器/锁存器合并到iob中”的设置为off时，此通路被自动使用。
输入ddr（iddr）。
virtex-6器件的ilogic中有专用寄存器来实现输入双倍数据速率（ddr）。可以通过例化iddr的原语来使用此功能。iddr只有一个时钟输入，下降沿数据由输入时钟的反相版本（在ilogic内完成反相）进行时钟控制。所有输入i/o模块的时钟均为完全多路复用，即ilogic或ologic模块之间不共用时钟。iddr支持以下三种操作模式：
opposite_edge模式、same_edge模式和same_edge_pipelined模式。
same_edge和same_edge_pipelined与virtex-5一样。这些模式允许设计人员在ilogic模块内部将下降沿数据转移到上升沿时钟域，以节省clb和时钟资源并提高性能。这些模式是用ddr_clk_edge属性实现的。
各模式下时序图请参考图5-27、图5-28和图5-29。
图5-27 opposite_edge模式下的输入双倍数据速率
图5-28 same_edge模式下的输入双倍数据速率
图5-29 same_edge_pipelined模式下的输入双倍数据速率
可编程绝对延迟单元iodelaye1。
每个i/o模块包含一个可编程绝对延迟单元，称为iodelaye1。iodelaye1可以连接到ilogic/iserdes或ologic/oserdes模块，也可同时连接到这两个模块。
iodelaye1是具有32个tap的环绕延迟单元，具有标定的tap分辨率。请参考附带光盘中的《virtex-6 io用户手册》。iodelaye1可用于组合输入通路、寄存输入通路、组合输出通路或寄存输出通路，还可以在内部资源中直接使用。iodelaye1允许各输入信号有独立的延迟。通过在《virtex-6用户手册》中规定的范围内选择idelayctrl参考时钟，可以改变tap延迟分辨率。iodelaye1资源可用作idelay、odelay或组合延迟。
.idelaye1允许各输入信号有独立的延迟。延迟单元可以被校验到一个绝对延时固定值(tidelayresolution)，这个值不随工艺，电压和温度的变化而改变。
iodelaye1有四种操作模式：分别是零保持时间延迟模式（idelay_type=default）、固定延迟模式（idelay_type=fixed）、可变延迟模式（idelay_type=variable）和可装载的可变延时模式（idelay_type=var_loadable）。零保持时间延迟模式允许向后兼容，以使用virtex-5器件中的零保持时间延迟功能的设计，在这种模式下使用时，不需要例化idelayctrl的原语。在固定延迟模式，延迟值由属性idelay_value确定的tap数决定，此值配置后不可更改，此模式必须例化idelayctrl的原语。在可变延迟模式，配置后通过控制信号ce和inc来改变延迟值，此模式必须例化idelayctrl的原语。在可装载的可变延时模式下，idelay tap可以通过fpga逻辑相连的5位cntvaluein装载。当配置为此模式时，也必须例化idelayctrl原语。
idelayctrl延时控制模块。
当idelaye1或iserdes的原语中的iobdelay_type属性设置为fixed、variable或者var_loadable时，都必须例化idelayctrl。idelayctrl模块连续校验iodelaye1的延时环节，以减少工艺、电压和温度的影响。
(2) ologic资源。
ologic由两个主要模块组成，分别是输出数据通路和三态控制通路。这两个模块具有共同的时钟（clk），但具有不同的使能信号oce和tce。
输出通路和三态通路可独立配置为边沿触发的d型触发器、电平敏感锁存器、异步/组合逻辑或者ddr模式。
组合数据输出和三态控制路径。
组合输出通路用来实现从fpga内部逻辑到输出驱动器或输出驱动器控制端的直接连接。当fpga的内部逻辑与输出数据或三态控制之间存在直接（不寄存）连接，或者当“将i/o寄存器/锁存器合并到iob中”的设置为off时，此路径被使用。
输出ddr（oddr）。
virtex-6器件的ologic中具有专用寄存器，用来实现ddr功能。要使用此功能，只需要例化oddr。oddr只有一个时钟输入，下降沿数据由输入时钟的反相时钟控制。oddr支持两种操作模式：opposite_edge模式和same_edge模式。same_edge模式允许在oddr时钟的上升沿将两个数据送至oddr，以节省clb和时钟资源并提高性能。opposite_edge模式使用时钟的两个沿以两倍吞吐量从fpga内部采集数据，两个输出都送至iob的数据输入或三态控制输入。图5-30所示为使用oppposite_edge模式时输出ddr的时序图。图5-31所示为使用same_edge模式时输出ddr的时序图。
图5-30 oppposite_edge模式时输出ddr
图5-31 same_edge模式时输出ddr
输出oddr可以将时钟的一个副本传送到输出。将oddr原语的d1固定为high，d2固定为low，时钟与数据oddr的时钟一样。这个方案可以确保输出数据与输出时钟延时的一致性。
三、 selectio的高级特性 除了selectio的电器特性和专用于收发sdr或ddr数据的寄存器结构之外，virtex-6还提供了更高级的逻辑特性。其中包含串并转换器iserdes、并串转换器oserdes和bitslip。
(1) iserdes。
virtex-6 iserdes是专用的串并转换器，具有专门实现高速源同步应用的时钟控制与逻辑功能。图5-32为iserdes的结构图，其中包括串并转换器（iserdes）、bitslip子模块，以及对选通存储器接口的支持，如网络接口、ddr3接口和qdr接口。
图5-32 iserdes结构图
输入串并转换器。
iserdes解串器可以实现高速数据传输，不要求fpga内部资源与输入数据频率匹配。此转换器支持sdr和ddr。在sdr模式下，串并转换器可以实现2、3、4、5、6、7或8bit宽的并行字。在ddr模式下，串并转换器可以实现4、6、8或10位宽的并行字。
iserdes的原语iserdes1如图5-33所示。
图5-33 iserdes的原语iserdes1
bitslip模块。
virtex-6器件中的所有iserdes模块都包含一个bitslip子模块。这个子模块可在源同步网络型应用中实现字对齐。bitslip对iserdes模块中的并行数据重新排序，以便将解串器所接收重复串行模式的每种组合都送至fpga内部逻辑。这种重复串行模式通常称为培训模式（许多网络和电信标准都支持培训模式）。
bitslip操作通过将iserdes模块的bitslip引脚置为有效，可以在并行侧对输入串行数据流重新排序。此操作重复进行，直到找到训练模型。图5-34 中所示为sdr 和ddr 模式下bitslip 操作的效果。为了便于说明，采用了八位数据宽度。bitslip 操作与clkdiv 同步。在sdr 模式下，每次bitslip 操作使输出模式左移一位。在ddr 模式下，每次bitslip
操作使输出模式在右移一位和左移三位之间交替变化。在此示例中，输出模式在第八次bitslip 操作时还原到初始模式。这里假定串行数据是八位重复模式。
图5-34 bitslip 操作
使用bitslip 子模块的指导原则如下。
只有在networking 模式下，bitslip 才有效。其他模式下，不支持bitslip。
要启动bitslip 操作，bitslip 端口置为high 有效的时间必须持续在一个clkdiv 周期。在sdr 模式下，bitslip 的置位时间不能长达两个连续的clkdiv 周期；在两次bitslip有效置位之间，bitslip 的无效时间至少有一个clkdiv 周期。在sdr 和ddr 两种模式下，从iserdes 采样到bitslip 有效的宣称输入到“bit-slipped”iserdes 的输出q1-q6 被
采样到fpga 内部逻辑，总延迟是两个clkdiv 周期。
对选通存储器接口的支持。
iserdes 包含专用电路（包括oclk 输入引脚），可以完全在iserdes 模块内部处理选通门到fpga 跨时钟域的功能。该功能可以极大方便选通存储器的支持，如网络接口、ddr3 接口和qdr 接口。
(2) 输出并串转换器（oserdes）。
virtex-6 oserdes 是专用的并串转换器，用来实现高速源同步接口设计。每个oserdes 模块包括一个数据串行器和一个实现三态控制的串行器。此转换器支持sdr 和ddr。数据串行化可达6:1（如果使用“oserdes 宽度扩展”可达10:1）。三态串行化可达4:1。oserdes 的框图如图5-35 所示。
数据并串转换器。
一个oserdes 模块中的数据并串转换器接收来自内部逻辑的二到六位并行数据，将数据串行化，然后通过oq 输出将数据送至iob。并行数据串行化是按照从数据输入引脚的最低位到最高的顺序进行的（即d1 输入引脚上的数据传输到oq 引脚的首位）。
oserdes 使用clk 和clkdiv 两个时钟进行数据速率转换。clk 是高速串行时钟；clkdiv 是分频并行时钟。
图5-35 oserdes的结构框图
三态并串转换。
除了数据的并串转换，oserdes模块还包含一个三态并串转换器，三态并串转换器最多只能串行化四位并行三态信号。三态转换器不能级联。
oserdes的原语如图5-36所示。
图5-36 oserdes的原语
联想K5Pro评测 性价比极为突出
智能镜子显示屏它将如何带来科技十足的家居体验
《战神》的成功，以及游戏手机的概念成立吗？
iphone8什么时候上市?iphone8新功能确定:库克表示一定要做好iPhone8,让所有人用上好手机
电流控制电路
Xilinx可编程逻辑器件设计与开发（基础篇）连载25：Spartan
基于通用分组无线数据业务技术实现无线远程监控系统的设计
全球知名可编程逻辑厂商及主流产品简要分析
正力新能两款电芯打造纯电A级家用车新爆款
Yole：先进封装市场规模将达440亿美元
KT148A语音芯片420s秒的语音空间是什么意思
比特币发展到现在有哪一些变动
谐波对电子设备的影响有哪些
NB-IoT进军工业互联会有什么影响
简单介绍电力电缆该如何运行以及维护
特斯拉打脸自己 仍旧希望测试新的销售方式
XILINX使用方法论设计无法连贯布线
工业镜头与工业相机之间的接口对应问题
宽频放大器
新手学习嵌入式十大 “不要”
virtex-6每个i/o片（i/o tile）包含两个iob、两个ilogic、两个ologic 和两个iodelay，如图5-24 所示。
图5-24 i/o 片结构图
本小节就以下几个方面介绍virtex-6 的selectio 资源。
(1) selectio 的电气特性。
(2) selectio 的逻辑资源——ilogic 资源和ologic 资源。
(3) selectio 的高级逻辑资源——iserdes 资源、oserdes 资源和bitslip。
一、 selectio io 的电气特性 所有的virtex-6 fpga 有高性能的可配置selectio 驱动器与接收器，支持非常广泛的接口标准。强大的功能selectio 包括输出强度和斜率的可编程控制以及使用数控阻抗（dci）的片上终端。
iob 包含输入、输出和三态selectio 驱动器。支持单端i/o 标准（lvcmos、hstl、sstl）和差分i/o 标准（lvds、ht、lvpecl、blvds、差分hstl 和sstl）。
注意：差分输入和vref 相关输入由vccaux 供电。
iob、引脚及内部逻辑的连接如图5-25 所示。
图5-25 iob、引脚及内部逻辑连接图
iob 直接连接ilogic/ologic 对，该逻辑对包含输入和输出逻辑资源，可实现数据和三态控制。ilogic和ologic可分别配置为iserdes和oserdes。
xilinx软件库提供了大量与i/o相关的原语，在例化这些原语时，可以指定i/o标准。与单端i/o相关的原语包括ibuf（输入缓冲器）、ibufg（时钟输入缓冲器）、obuf（输出缓冲器）、obuft（三态输出缓冲器）和iobuf（输入/输出缓冲器）。与差分i/o相关的原语包括ibufds（输入缓冲器）、ibufgds（时钟输入缓冲器）、obufds（输出缓冲器）、obuftds（三态输出缓冲器）、iobufds（输入/输出缓冲器）、ibufds_diff_out（输入缓冲器）和iobufds_diff_out（输入/输出缓冲器）。
二、 selectio的逻辑资源 selectio的逻辑资源主要是指ilogic和ologic资源，它们完成了fpga引脚到内部逻辑的连接功能，包括组合输入/输出、三态输出控制、寄存器输入/输出、寄存器三态输出控制、ddr输入/输出、ddr输出三态控制、iodelaye1高分辨率可调整延迟单元及其控制模块。
下面简要介绍ilogic和ologic功能。
(1) ilogic。
图5-26 ilogic内部逻辑
ilogic的内部逻辑如图5-26所示，可以实现的操作包括：异步/组合逻辑、ddr模式（opposite_edge、same_edge或same_edge_pipelined）、电平敏感型锁存器和边沿触发d型触发器。
异步/组合逻辑。
用来创建输入驱动器与fpga内部资源之间的直接连接。当输入数据与fpga内部逻辑之间存在直接（非寄存）连接，或者当“将i/o寄存器/锁存器合并到iob中”的设置为off时，此通路被自动使用。
输入ddr（iddr）。
virtex-6器件的ilogic中有专用寄存器来实现输入双倍数据速率（ddr）。可以通过例化iddr的原语来使用此功能。iddr只有一个时钟输入，下降沿数据由输入时钟的反相版本（在ilogic内完成反相）进行时钟控制。所有输入i/o模块的时钟均为完全多路复用，即ilogic或ologic模块之间不共用时钟。iddr支持以下三种操作模式：
opposite_edge模式、same_edge模式和same_edge_pipelined模式。
same_edge和same_edge_pipelined与virtex-5一样。这些模式允许设计人员在ilogic模块内部将下降沿数据转移到上升沿时钟域，以节省clb和时钟资源并提高性能。这些模式是用ddr_clk_edge属性实现的。
各模式下时序图请参考图5-27、图5-28和图5-29。
图5-27 opposite_edge模式下的输入双倍数据速率
图5-28 same_edge模式下的输入双倍数据速率
图5-29 same_edge_pipelined模式下的输入双倍数据速率
可编程绝对延迟单元iodelaye1。
每个i/o模块包含一个可编程绝对延迟单元，称为iodelaye1。iodelaye1可以连接到ilogic/iserdes或ologic/oserdes模块，也可同时连接到这两个模块。
iodelaye1是具有32个tap的环绕延迟单元，具有标定的tap分辨率。请参考附带光盘中的《virtex-6 io用户手册》。iodelaye1可用于组合输入通路、寄存输入通路、组合输出通路或寄存输出通路，还可以在内部资源中直接使用。iodelaye1允许各输入信号有独立的延迟。通过在《virtex-6用户手册》中规定的范围内选择idelayctrl参考时钟，可以改变tap延迟分辨率。iodelaye1资源可用作idelay、odelay或组合延迟。
.idelaye1允许各输入信号有独立的延迟。延迟单元可以被校验到一个绝对延时固定值(tidelayresolution)，这个值不随工艺，电压和温度的变化而改变。
iodelaye1有四种操作模式：分别是零保持时间延迟模式（idelay_type=default）、固定延迟模式（idelay_type=fixed）、可变延迟模式（idelay_type=variable）和可装载的可变延时模式（idelay_type=var_loadable）。零保持时间延迟模式允许向后兼容，以使用virtex-5器件中的零保持时间延迟功能的设计，在这种模式下使用时，不需要例化idelayctrl的原语。在固定延迟模式，延迟值由属性idelay_value确定的tap数决定，此值配置后不可更改，此模式必须例化idelayctrl的原语。在可变延迟模式，配置后通过控制信号ce和inc来改变延迟值，此模式必须例化idelayctrl的原语。在可装载的可变延时模式下，idelay tap可以通过fpga逻辑相连的5位cntvaluein装载。当配置为此模式时，也必须例化idelayctrl原语。
idelayctrl延时控制模块。
当idelaye1或iserdes的原语中的iobdelay_type属性设置为fixed、variable或者var_loadable时，都必须例化idelayctrl。idelayctrl模块连续校验iodelaye1的延时环节，以减少工艺、电压和温度的影响。
(2) ologic资源。
ologic由两个主要模块组成，分别是输出数据通路和三态控制通路。这两个模块具有共同的时钟（clk），但具有不同的使能信号oce和tce。
输出通路和三态通路可独立配置为边沿触发的d型触发器、电平敏感锁存器、异步/组合逻辑或者ddr模式。
组合数据输出和三态控制路径。
组合输出通路用来实现从fpga内部逻辑到输出驱动器或输出驱动器控制端的直接连接。当fpga的内部逻辑与输出数据或三态控制之间存在直接（不寄存）连接，或者当“将i/o寄存器/锁存器合并到iob中”的设置为off时，此路径被使用。
输出ddr（oddr）。
virtex-6器件的ologic中具有专用寄存器，用来实现ddr功能。要使用此功能，只需要例化oddr。oddr只有一个时钟输入，下降沿数据由输入时钟的反相时钟控制。oddr支持两种操作模式：opposite_edge模式和same_edge模式。same_edge模式允许在oddr时钟的上升沿将两个数据送至oddr，以节省clb和时钟资源并提高性能。opposite_edge模式使用时钟的两个沿以两倍吞吐量从fpga内部采集数据，两个输出都送至iob的数据输入或三态控制输入。图5-30所示为使用oppposite_edge模式时输出ddr的时序图。图5-31所示为使用same_edge模式时输出ddr的时序图。
图5-30 oppposite_edge模式时输出ddr
图5-31 same_edge模式时输出ddr
输出oddr可以将时钟的一个副本传送到输出。将oddr原语的d1固定为high，d2固定为low，时钟与数据oddr的时钟一样。这个方案可以确保输出数据与输出时钟延时的一致性。
三、 selectio的高级特性 除了selectio的电器特性和专用于收发sdr或ddr数据的寄存器结构之外，virtex-6还提供了更高级的逻辑特性。其中包含串并转换器iserdes、并串转换器oserdes和bitslip。
(1) iserdes。
virtex-6 iserdes是专用的串并转换器，具有专门实现高速源同步应用的时钟控制与逻辑功能。图5-32为iserdes的结构图，其中包括串并转换器（iserdes）、bitslip子模块，以及对选通存储器接口的支持，如网络接口、ddr3接口和qdr接口。
图5-32 iserdes结构图
输入串并转换器。
iserdes解串器可以实现高速数据传输，不要求fpga内部资源与输入数据频率匹配。此转换器支持sdr和ddr。在sdr模式下，串并转换器可以实现2、3、4、5、6、7或8bit宽的并行字。在ddr模式下，串并转换器可以实现4、6、8或10位宽的并行字。
iserdes的原语iserdes1如图5-33所示。
图5-33 iserdes的原语iserdes1
bitslip模块。
virtex-6器件中的所有iserdes模块都包含一个bitslip子模块。这个子模块可在源同步网络型应用中实现字对齐。bitslip对iserdes模块中的并行数据重新排序，以便将解串器所接收重复串行模式的每种组合都送至fpga内部逻辑。这种重复串行模式通常称为培训模式（许多网络和电信标准都支持培训模式）。
bitslip操作通过将iserdes模块的bitslip引脚置为有效，可以在并行侧对输入串行数据流重新排序。此操作重复进行，直到找到训练模型。图5-34 中所示为sdr 和ddr 模式下bitslip 操作的效果。为了便于说明，采用了八位数据宽度。bitslip 操作与clkdiv 同步。在sdr 模式下，每次bitslip 操作使输出模式左移一位。在ddr 模式下，每次bitslip
操作使输出模式在右移一位和左移三位之间交替变化。在此示例中，输出模式在第八次bitslip 操作时还原到初始模式。这里假定串行数据是八位重复模式。
图5-34 bitslip 操作
使用bitslip 子模块的指导原则如下。
只有在networking 模式下，bitslip 才有效。其他模式下，不支持bitslip。
要启动bitslip 操作，bitslip 端口置为high 有效的时间必须持续在一个clkdiv 周期。在sdr 模式下，bitslip 的置位时间不能长达两个连续的clkdiv 周期；在两次bitslip有效置位之间，bitslip 的无效时间至少有一个clkdiv 周期。在sdr 和ddr 两种模式下，从iserdes 采样到bitslip 有效的宣称输入到“bit-slipped”iserdes 的输出q1-q6 被
采样到fpga 内部逻辑，总延迟是两个clkdiv 周期。
对选通存储器接口的支持。
iserdes 包含专用电路（包括oclk 输入引脚），可以完全在iserdes 模块内部处理选通门到fpga 跨时钟域的功能。该功能可以极大方便选通存储器的支持，如网络接口、ddr3 接口和qdr 接口。
(2) 输出并串转换器（oserdes）。
virtex-6 oserdes 是专用的并串转换器，用来实现高速源同步接口设计。每个oserdes 模块包括一个数据串行器和一个实现三态控制的串行器。此转换器支持sdr 和ddr。数据串行化可达6:1（如果使用“oserdes 宽度扩展”可达10:1）。三态串行化可达4:1。oserdes 的框图如图5-35 所示。
数据并串转换器。
一个oserdes 模块中的数据并串转换器接收来自内部逻辑的二到六位并行数据，将数据串行化，然后通过oq 输出将数据送至iob。并行数据串行化是按照从数据输入引脚的最低位到最高的顺序进行的（即d1 输入引脚上的数据传输到oq 引脚的首位）。
oserdes 使用clk 和clkdiv 两个时钟进行数据速率转换。clk 是高速串行时钟；clkdiv 是分频并行时钟。
图5-35 oserdes的结构框图
三态并串转换。
除了数据的并串转换，oserdes模块还包含一个三态并串转换器，三态并串转换器最多只能串行化四位并行三态信号。三态转换器不能级联。
oserdes的原语如图5-36所示。
图5-36 oserdes的原语
联想K5Pro评测 性价比极为突出
智能镜子显示屏它将如何带来科技十足的家居体验
《战神》的成功，以及游戏手机的概念成立吗？
iphone8什么时候上市?iphone8新功能确定:库克表示一定要做好iPhone8,让所有人用上好手机
电流控制电路
Xilinx可编程逻辑器件设计与开发（基础篇）连载25：Spartan
基于通用分组无线数据业务技术实现无线远程监控系统的设计
全球知名可编程逻辑厂商及主流产品简要分析
正力新能两款电芯打造纯电A级家用车新爆款
Yole：先进封装市场规模将达440亿美元
KT148A语音芯片420s秒的语音空间是什么意思
比特币发展到现在有哪一些变动
谐波对电子设备的影响有哪些
NB-IoT进军工业互联会有什么影响
简单介绍电力电缆该如何运行以及维护
特斯拉打脸自己 仍旧希望测试新的销售方式
XILINX使用方法论设计无法连贯布线
工业镜头与工业相机之间的接口对应问题
宽频放大器
新手学习嵌入式十大 “不要”