TSMC 和 Cadence 合作开发3D-IC参考流程以实现真正的3D堆叠
【中国，2013年9月25日】——全球电子设计创新领先企业cadence设计系统公司（nasdaq：cdns）今天宣布，台积电与cadence合作开发出了3d-ic参考流程，该流程带有创新的真正3d堆叠。该流程通过基于wide i/o接口的3d堆叠，在逻辑搭载存储器设计上进行了验证 ，可实现多块模的整合。它将台积电的3d堆叠技术和cadence®3d-ic解决方案相结合，包括了集成的设计工具、灵活的实现平台，以及最终的时序物理签收和电流/热分析。
相对于纯粹在工艺节点上的进步，3d-ic技术让企业在寻求更高性能和更低功耗的道路上，有了更多的选择。3d-ic给开发当今复杂设计的工程师们提供了几项关键优势，帮他们实现更高的性能、更低的功耗以及更小的尺寸。今天宣布的内容，是两位3d- ic技术领先者一年前宣布的台积电cowos™参考流程的延续。
“我们与cadence紧密协作以实现真正3d芯片开发，”台积电设计架构营销部高级总监suk lee表示。“通过这一全新的参考流程，我们的共同客户可以充满信心地向前推进3d-ic的开发，因为他们知道其cadence工具流程已通过3d-ic测试工具在硅片上进行过验证。”
“3d-ic是进行产品整合的全新方法。它赋予摩尔定律新的维度，需要深度合作才能获得完美的功能产品，”cadence首席战略官兼数字与签收集团资深副总裁徐季平表示。“这一最新的参考流程表明，我们携手台积电开发3d芯片的实际操作流程不仅可行，而且对于解决芯片复杂性方面是个有吸引力的选择。”
cadence 3d-ic流程中的工具囊括了数字、定制/模拟及最终签收技术。它们包括encounter® digital implementation system、tempus™ timing signoff solution、virtuoso® layout editor、physical verification system、qrc extraction、encounter power system、encounter test、allegro® sip及sigrity™ xcitepi/powerdc。
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