SRAM的工作原理图解
sram六管结构的工作原理
注：其实cmos静态反相器等价于一个非门！sram cell 6t等价于sr锁存器（也就是rs触发器）
6t：指的是由六个晶体管组成，如图中的m1、m2、m3、m4、m5、m6.
sram中的每一bit存储在由4个场效应管（m1， m2， m3， m4）构成两个交叉耦合的反相器中。另外两个场效应管（m5， m6）是存储基本单元到用于读写的位线（bit line）的控制开关。
sram的设计
一个sram基本单元有0 and 1两个电平稳定状态。
sram基本单元由两个cmos反相器组成。两个反相器的输入、输出交叉连接，即第一个反相器的输出连接第二个反相器的输入，第二个反相器的输出连接第一个反相器的输入。这实现了两个反相器的输出状态的锁定、保存，即存储了1个位元的状态。
除了6管的sram，其他sram还有8管、10管甚至每个位元使用更多的晶体管的实现。 这可用于实现多端口（port）的读写访问，如显存或者寄存器堆的多口sram电路的实现。
一般说来，每个基本单元用的晶体管数量越少，其占用面积就越小。由于硅芯片（silicon wafer）的生产成本是相对固定的，因此sram基本单元的面积越小，在硅芯片上就可以制造更多的位元存储，每位元存储的成本就越低。
内存基本单元使用少于6个晶体管是可能的— 如3管［5］［6］ 甚至单管，但单管存储单元是dram，不是sram。
访问sram时，字线（word line）加高电平，使得每个基本单元的两个控制开关用的晶体管m5与m6开通，把基本单元与位线（bit line）连通。位线用于读或写基本单元的保存的状态。虽然不是必须两条取反的位线，但是这种取反的位线有助于改善噪声容限。
sram的操作
sram的基本单元有3种状态：standby （电路处于空闲）， reading （读）与writing （修改内容）。
sram的读或写模式必须分别具有“readability”（可读）与“write stability”（写稳定）。
standby
如果字线（word line）没有被选为高电平， 那么作为控制用的m5与m6两个晶体管处于断路，把基本单元与位线隔离。由m1 – m4组成的两个反相器继续保持其状态，只要保持与高、低电平的连接。
reading
假定存储的内容为1， 即在q处的电平为高。 读周期之初，两根位线预充值为逻辑1， 随后字线wl充高电平，使得两个访问控制晶体管m5与m6通路。第二步是保存在q的值传递给位线bl在它预充的电位，而泻掉（bl非）预充的值，这是通过m1与m5的通路直接连到低电平使其值为逻辑0 （即q的高电平使得晶体管m1通路）。 在位线bl一侧，晶体管m4与m6通路，把位线连接到vdd所代表的逻辑1 （m4作为p沟道场效应管，由于栅极加了（q非）的低电平而m4通路）。 如果存储的内容为0， 相反的电路状态将会使（bl非）为1而bl为0. 只需要（bl非）与bl有一个很小的电位差，读取的放大电路将会辨识出哪根位线是1哪根是0. 敏感度越高，读取速度越快。
writing
写周期之初，把要写入的状态加载到位线。如果要写入0，则设置（bl非）为1且bl为0。随后字线wl加载为高电平，位线的状态被载入sram的基本单元。这是通过位线输入驱动（的晶体管）被设计为比基本单元（的晶体管）更为强壮，使得位线状态可以覆盖基本单元交叉耦合的反相器的以前的状态！
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一般说来，每个基本单元用的晶体管数量越少，其占用面积就越小。由于硅芯片（silicon wafer）的生产成本是相对固定的，因此sram基本单元的面积越小，在硅芯片上就可以制造更多的位元存储，每位元存储的成本就越低。
内存基本单元使用少于6个晶体管是可能的— 如3管［5］［6］ 甚至单管，但单管存储单元是dram，不是sram。
访问sram时，字线（word line）加高电平，使得每个基本单元的两个控制开关用的晶体管m5与m6开通，把基本单元与位线（bit line）连通。位线用于读或写基本单元的保存的状态。虽然不是必须两条取反的位线，但是这种取反的位线有助于改善噪声容限。
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sram的读或写模式必须分别具有“readability”（可读）与“write stability”（写稳定）。
standby
如果字线（word line）没有被选为高电平， 那么作为控制用的m5与m6两个晶体管处于断路，把基本单元与位线隔离。由m1 – m4组成的两个反相器继续保持其状态，只要保持与高、低电平的连接。
reading
假定存储的内容为1， 即在q处的电平为高。 读周期之初，两根位线预充值为逻辑1， 随后字线wl充高电平，使得两个访问控制晶体管m5与m6通路。第二步是保存在q的值传递给位线bl在它预充的电位，而泻掉（bl非）预充的值，这是通过m1与m5的通路直接连到低电平使其值为逻辑0 （即q的高电平使得晶体管m1通路）。 在位线bl一侧，晶体管m4与m6通路，把位线连接到vdd所代表的逻辑1 （m4作为p沟道场效应管，由于栅极加了（q非）的低电平而m4通路）。 如果存储的内容为0， 相反的电路状态将会使（bl非）为1而bl为0. 只需要（bl非）与bl有一个很小的电位差，读取的放大电路将会辨识出哪根位线是1哪根是0. 敏感度越高，读取速度越快。
writing
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