赛普拉斯技术专家支招：怎样为网络应用选择正确的同步SRAM存储器？
作者：赛普拉斯半导体存储器产品部门 资深主任应用工程师jayasree nayar
对于网络应用来说，选择合适的同步sram是至关重要的，因为网络应用需要增加带宽来达到更好的系统性能。系统设计人员需要明白不同种同步sram技术的特色和优势，从而可以为他们的应用选择正确的同步sram存储器。
选择合适同步sram的重要因素包括：密度，反应时间，速度，读写比率，以及功耗。了解了这些因素如何影响性能，可靠性和价格，设计人员就可以为他们的应用选择最佳的同步sram。
同步sram有如下分类：
图1：同步sram种类
std.sync: 标准同步
ft: flow through
pl:pipelined
scd: 单周期取消片选single cycle deselect
dcd: 双周期取消片选double cycle deselect
qdr: 四倍速quad data rate
ddr: 双倍速double data rate
标准同步sram
标准同步sram通常用于工业电子，仪器仪表，和军事应用。其经常用作数据缓存(临时存储)，可以通过其高速、单倍速(sdr)接口随机存取。标准同步 burst sram对于受控读写操作来说是很理想的。客户可以选择flow-through 或pipelined结构，线性和交叉存取burst模式，也就是scd和dcd。
flow-through sram:flow-through器件在输入端有一个寄存器。在时钟上升沿，捕获器件的地址和控制。在读操作时，允许请求的数据流入器件输出端，因此在第一个周期会读出数据。在写操作时。地址，控制和数据在同一个时钟上升沿捕获。
pipelined srams: pipelined 和flow-through sram的区别是，pipelined器件在输入和输出端都有一个寄存器。在读操作时，数据可以流入pipeline器件输出寄存器。在下一个时钟周期，数据锁存在器件输出端。这和flow-through器件有所区别，这是因为从pipelinedsram 出来的数据会比flow-through的晚一个周期。然而，pipeline器件可以工作在比flow-through器件更高的频率，因为访问会有几个周期的中断。pipeline器件的写操作和flow-through器件相同。
pipelined sram包括单周期取消片选(scd)和双周期取消片选(dcd)两种类型。这决定了在器件取消片选以后需要多长时间使数据总线进入三态。三态定义为传输线设为高阻状态。
●单周期取消片选(scd)：i/o总线在片选结束一个周期后进入三态。
●双周期取消片选(dcd)：i/o总线在片选结束两个周期后进入三态。
总体来说，pipelined sram可以比flow-through sram工作在更高的频率上。
在反应时间很重要的应用中，flow-through器件更合适，如果速度更重要，那么pipeline器件更合适。
如果系统的读/写比率为1:1，那么标准同步的flow-through 和pipelined sram就都不合适了，nobl sram更合适。
nobl/zbt sram
无总线延时(nobl- no bus latency) sram在网络和通信系统和测试设备中很常见。和标准同步burst sram极为类似，nobl sram也有flow-through 和pipelined sdr(单倍速)结构。在burst模式下，设计人员可以选择线性和交叉burst模式
nobl burst sram特别针对避免读写操作切换时总线浪费而设计的。这种器件还有另外一个名字-零总线转向 (zbt- zero bus turnaround)。nobl结构避免了读写之间的等待周期，从而使i/o总线利用率可以接近100%。在某些系统中，可以显著提高带宽。标准同步 sram和 nobl sram都有公用i/o结构。标准同步sram在高速缓存或者读写可控应用中很有效。nobl sram更适用于读写经常切换的情况下，因为它可以避免读写切换时的延时。
qdr sram
下面我们介绍一下qdr系列器件。这个系列包括qdr和qdrii。
qdr由qdr组织开发。这个组织制定了数据手册，封装，qdr性能标准，因此设计人员可以从不同的供应商购买。
qdr是指四倍速(quad data rate)，qdr组织定义了qdr sram产品，最初是为了网络和通讯市场设计的。qdr sram和nobl sram类似，但结构上有很大增强，例如双倍速i/o,专门的读写端口可以避免总线争用。qdr还有 hstl电平以及可编程输出阻抗设置。qdr有单独并独立的输入和输出，这就意味着用户可以同时进行读写操作。之所以叫四倍速是因为在任何周期，都可以两组数据读出两组数据读入qdr器件。
qdr sram用于网络应用，读写基本保持平衡，例如包缓存，静态列表，流量状态，日程安排。qdr sram最大的时钟频率是167mhz，1周期读延时，现有工业级标准165 bga封装。
qdrii sram
qdrii sram 在操作上和qdr sram类似，但性能有所提升。qdrii sram包括两个源同步，自由运行回应时钟(cq/cq)，可以很容易捕获数据。qdrii sram还支持1.5v hstl接口。应用和qdr sram相同。然而，qdrii sram速度可以达到333mhz，1.5周期读延时，burst长度为2和4，现有工业级标准165 bga封装。
ddr sram
qdr组织还定义了ddr sram，其类似于传统的同步burst sram产品，但是有双倍速i/o.和传统同步burst sram相同，他们应用于读操作比较多的应用中，例如，网络通信应用中的包查找，包分级。
ddrii sram
ddrii sram的操作类似于ddr sram，但是性能有所提升。ddrii sram包括两个源同步，自由运行回应时钟(cq/cq)，可以很容易捕获数据。ddrii sram还支持1.5v hstl接口。应用和ddr sram相同。ddrii sram速度可以达到333mhz，1.5周期读延时，burst长度为2和4，现有工业级标准165 bga封装。
ddrii sio sram
ddrii sio sram类似于ddrii cio sram，但是有两个独立的端口：读端口和写端口都可以访问存储器阵列。读端口有数据输出支持读操作，写端口有数据输入支持写操作。ddr ii sio sram完全避免了公用i/o设备数据“转向”的问题。ddr ii sio有独立的输入和输出总线，因此和qdrii很类似。唯一的区别是ddrii sio每个周期只能处理一个操作。另外，由于某个时刻只有一个总线在用，因此总线利用率为50%。
qdrii+ sram
qdrii+sram操作上和qdrii sram类似，但提升了性能。在qdrii+器件中没有冗余数据输入时钟(c & /c)，它有一个握手信号(qvld)代替，这个握手信号当数据变为有效时会有指示，因此简化了数据捕获。设计人员还可选择可编程odt (on die termination)的qdrii+产品。qdrii+sram最大速度为550mhz，2或2.5周期读延时，burst长度为2和4，现有工业级标准165 bga封装。
ddrii+ sram
ddrii+sram操作上和ddrii sram类似，但提升了性能。在ddrii+器件中没有冗余数据输入时钟(c&/c)，它有一个握手信号(qvld)代替，这个握手信号当数据变为有效时会有指示，因此简化了数据捕获。设计人员还可选择可编程odt (on die termination)的ddrii+产品。odt特性在写周期时开启，在读周期时关闭，从而可以节省功耗。ddrii+sram最大速度为 550mhz，2或2.5周期读延时，burst长度为2和4，现有工业级标准165 bga封装。
ddrii+ sio sram
ddrii+ sio sram类似于ddrii+ cio sram，但是有两个独立的端口：读端口和写端口都可以访问存储器阵列。读端口有数据输出支持读操作，写端口有数据输入支持写操作。ddr ii+ sio sram完全避免了公用i/o设备数据“转向”的问题。
qdr和qdrii/qdrii+ 可以使读写操作平衡的系统更优化:
●包存储
●链接表
●查找表
●统计表存储
●y
ddr 和ddrii/ddrii+ 专门应用于数据流操作或读/写不平衡的系统:
●2级缓存
微处理器，网络处理器，dsp存储器
ddrii/ddrii+ 分立i/o专门应用于1地址/时钟2-word burst的系统中。
再次强调一下，qdr 和qdrii/ii+适用于读写平衡的系统，例如查找表和统计表存储。
如果需要高速缓存，ddr 和ddrii/ii+更适合。
如果用户倾向于qdr结构，但地址总线不支持qdr接口,那么ddr分立io将是最好选择。
存储器选择：关键因素
选择同步sram存储器的首要因素是数据带宽。表一列出了上述讨论过的不同种同步sram的带宽。为了计算方便，使用的是最大时钟频率和x36总线宽度。
表 1: 同步sram 带宽概览
另一个同步sram的选择因素是功耗。qdr/ddr器件的功率消耗比标准同步sram要低，因为供电电压低。决定存储器选择的其他因素如表2所示：
表2：存储器选择概览
注：qdrii+ 和ddrii+可以提供带活不带odt (on-die termination)
现在有很多种同步sram。了解了存储器种类之间的不同，系统设计人员就可以为他们的应用选择恰当的同步存储器。
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对于网络应用来说，选择合适的同步sram是至关重要的，因为网络应用需要增加带宽来达到更好的系统性能。系统设计人员需要明白不同种同步sram技术的特色和优势，从而可以为他们的应用选择正确的同步sram存储器。
选择合适同步sram的重要因素包括：密度，反应时间，速度，读写比率，以及功耗。了解了这些因素如何影响性能，可靠性和价格，设计人员就可以为他们的应用选择最佳的同步sram。
同步sram有如下分类：
图1：同步sram种类
std.sync: 标准同步
ft: flow through
pl:pipelined
scd: 单周期取消片选single cycle deselect
dcd: 双周期取消片选double cycle deselect
qdr: 四倍速quad data rate
ddr: 双倍速double data rate
标准同步sram
标准同步sram通常用于工业电子，仪器仪表，和军事应用。其经常用作数据缓存(临时存储)，可以通过其高速、单倍速(sdr)接口随机存取。标准同步 burst sram对于受控读写操作来说是很理想的。客户可以选择flow-through 或pipelined结构，线性和交叉存取burst模式，也就是scd和dcd。
flow-through sram:flow-through器件在输入端有一个寄存器。在时钟上升沿，捕获器件的地址和控制。在读操作时，允许请求的数据流入器件输出端，因此在第一个周期会读出数据。在写操作时。地址，控制和数据在同一个时钟上升沿捕获。
pipelined srams: pipelined 和flow-through sram的区别是，pipelined器件在输入和输出端都有一个寄存器。在读操作时，数据可以流入pipeline器件输出寄存器。在下一个时钟周期，数据锁存在器件输出端。这和flow-through器件有所区别，这是因为从pipelinedsram 出来的数据会比flow-through的晚一个周期。然而，pipeline器件可以工作在比flow-through器件更高的频率，因为访问会有几个周期的中断。pipeline器件的写操作和flow-through器件相同。
pipelined sram包括单周期取消片选(scd)和双周期取消片选(dcd)两种类型。这决定了在器件取消片选以后需要多长时间使数据总线进入三态。三态定义为传输线设为高阻状态。
●单周期取消片选(scd)：i/o总线在片选结束一个周期后进入三态。
●双周期取消片选(dcd)：i/o总线在片选结束两个周期后进入三态。
总体来说，pipelined sram可以比flow-through sram工作在更高的频率上。
在反应时间很重要的应用中，flow-through器件更合适，如果速度更重要，那么pipeline器件更合适。
如果系统的读/写比率为1:1，那么标准同步的flow-through 和pipelined sram就都不合适了，nobl sram更合适。
nobl/zbt sram
无总线延时(nobl- no bus latency) sram在网络和通信系统和测试设备中很常见。和标准同步burst sram极为类似，nobl sram也有flow-through 和pipelined sdr(单倍速)结构。在burst模式下，设计人员可以选择线性和交叉burst模式
nobl burst sram特别针对避免读写操作切换时总线浪费而设计的。这种器件还有另外一个名字-零总线转向 (zbt- zero bus turnaround)。nobl结构避免了读写之间的等待周期，从而使i/o总线利用率可以接近100%。在某些系统中，可以显著提高带宽。标准同步 sram和 nobl sram都有公用i/o结构。标准同步sram在高速缓存或者读写可控应用中很有效。nobl sram更适用于读写经常切换的情况下，因为它可以避免读写切换时的延时。
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ddr sram
qdr组织还定义了ddr sram，其类似于传统的同步burst sram产品，但是有双倍速i/o.和传统同步burst sram相同，他们应用于读操作比较多的应用中，例如，网络通信应用中的包查找，包分级。
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ddrii sram的操作类似于ddr sram，但是性能有所提升。ddrii sram包括两个源同步，自由运行回应时钟(cq/cq)，可以很容易捕获数据。ddrii sram还支持1.5v hstl接口。应用和ddr sram相同。ddrii sram速度可以达到333mhz，1.5周期读延时，burst长度为2和4，现有工业级标准165 bga封装。
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ddrii sio sram类似于ddrii cio sram，但是有两个独立的端口：读端口和写端口都可以访问存储器阵列。读端口有数据输出支持读操作，写端口有数据输入支持写操作。ddr ii sio sram完全避免了公用i/o设备数据“转向”的问题。ddr ii sio有独立的输入和输出总线，因此和qdrii很类似。唯一的区别是ddrii sio每个周期只能处理一个操作。另外，由于某个时刻只有一个总线在用，因此总线利用率为50%。
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qdrii+sram操作上和qdrii sram类似，但提升了性能。在qdrii+器件中没有冗余数据输入时钟(c & /c)，它有一个握手信号(qvld)代替，这个握手信号当数据变为有效时会有指示，因此简化了数据捕获。设计人员还可选择可编程odt (on die termination)的qdrii+产品。qdrii+sram最大速度为550mhz，2或2.5周期读延时，burst长度为2和4，现有工业级标准165 bga封装。
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●y
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另一个同步sram的选择因素是功耗。qdr/ddr器件的功率消耗比标准同步sram要低，因为供电电压低。决定存储器选择的其他因素如表2所示：
表2：存储器选择概览
注：qdrii+ 和ddrii+可以提供带活不带odt (on-die termination)
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