SV Structure作为module的input/output
在sv中可以使用结构体作为模块的输入或输出，这使得它可以更加清晰地传递更多的信号，以简化rtl代码，类似于interface。
typedef struct { bit [7:0] intr = 'h aa; logic [23:0] addr = 'h ff_ff_ff; } ext; module su ( output ext extout); assign extout = '{intr: 8'hff, addr:24'haa_aa_aa}; initial begin #1; $display($stime,,, extout = %p, extout); end endmodule module top; ext extin; //connect extout of 'su' with extin of 'top' su suinst(.extout(extin)); initial begin #2; $display($stime,,, extin = %p, extin); end endmodule 仿真log:
1 extout = '{intr:'hff, addr:'haaaaaa} 2 extin = '{intr:'hff, addr:'haaaaaa} v c s s i m u l a t i o n r e p o r t 在上面的例子中，我们首先定义了一个名为“ext”的unpacked struct，然后直接作为module的output。
再声明一个moudle top,连接到这个struct。最后打印表明这个结构体确实完成了连接，打印相同的信息。
struct可以作为参数传递给task或function,前提是这个struct需要先使用typedef声明为用户自定义类型
typedef struct { logic [31:0] addr; logic [63:0] data; logic [3:0] benable; } control; function dbus (input control ct1); …. endfunction
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再声明一个moudle top,连接到这个struct。最后打印表明这个结构体确实完成了连接，打印相同的信息。
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