pcb设计和电源之间怎样来权衡
在进行比较复杂的板子设计时，你必须进行一些设计权衡，而这些权衡会存在一些影响到pcb的电源分配网络设计的因素。
当电容安装在pcb板上时，会存在一个额外的回路电感，这个电感就与电容的安装有关系。回路电感值的大小依赖于设计，回路电感的大小取决于电容到过孔这段线的线宽和线长。走线的长度即连接电容和电源/地平面的长度、两个孔间的距离、孔的直径、电容的焊盘等等。如图1所示为各种电容的安装图形：
图1 最佳的和最差的电容布局
对于电容的安装和传播电感，接下来是三种不同情况的设计。图2表示的是各种设计情况对回路电感量的引入情况：
图2 最佳的和最差的电容布局
情况1-差的设计
设计人员不关注电源分配网络（pdn）的设计。
孔的间距没有优化。
电源和地平面间的距离没有优化。
孔到电容引脚之间的走线距离较长。
对于整个回路电感大小来讲，回路电感主要来自所布的线，因为与其它两种情况比较，差的设计的线长是它们（较好的设计和非常好的设计）的5倍。从安装电容的底层到最近平面的距离也是回路电感大小的主要因素，因为这是没有优化的（10mil），走线对整个回路电感大小的影响非常大。同样，因为设计人员在电源和地之间用了10mil的电介质材料，那么回路电感的次要因素来自传播电感。过孔间的距离没有优化的效果相对于小孔的长度就没有那么显著，孔的影响在比较长的过孔时会变得更大。
情况2-好的设计
设计人员关注了部分电源分配网络（pdn）的设计。
孔的间距有所改善，孔的长度保持不变。
电源和地平面间的距离有所改善。
过孔到电容引脚之间的走线距离经过了优化。
走线的回路电感依然还是整个回路电感的主要贡献者。好的设计的走线回路电感要比差的设计情况的走线回路电感小2.7倍左右，因为设计人员减小了电介质的厚度，从10mil减小到了5mil，传播电感减小了一半。由于减小了过孔间的距离，过孔的影响有了一点点改善。
权衡多路设计的情况
在一块有多路外设的pcb打样板上，你的设计就不能再共享一个供电电源。这也许需要你通过你的设计去执行ddr的电源接口，联合各种i/o口的电源轨迹，或者联合各种接收端的电源轨迹以减少pcb的bom成本和pcb的布局复杂度。
电源轨迹共享增加了pdn的复杂度，同时在pcb上和die的位置处也增加了大量的噪声。对于多路的情况，设计电源的分配解决方法主要有两步：
1、低频解决方法
2、高频解决方法
在非常低频的时候，第一步确保vrm的大小是否适合处理各种电流的需要。
低频去耦一定要考虑清楚各种组合电源供电电流的情况。bulk电容一定要选择能覆盖目标阻抗所覆盖的频段，做到精确的知道频率范围是有困难的，因为这有一个区域超过了阻抗曲线。这是在die上给定的电源区域，建立在自己的最大电流消耗上，而不是与其它路电流相关联的由同一个供电电源供电组合的电流消耗。对于设计，bulk电容去耦的频率范围估计是从dc到大约5~10mhz。
这个例子是电源共享在核心电源供电（vcc）和pci express hard ip block（vcchip）电源供电，例外的原因是：
vcc的电流会比vcchip的大很多。
对比vcc和vcchip，vcc的bga的过孔电感会比vcchip低很多。
对比vcc和vcchip，vcc的截止频率会比vcchip低很多。
因此，对于电源设计情况，在bga过孔处使用最高截止频率去耦是不适用的。如图3所示的是vcc、vcchip电源路组合阻抗曲线不符合目标阻抗的情况，相当于不符合vcchip的截止频率去耦，这是因为去耦电容效果被限制了。
图3 vcchip的截止频率阻抗曲线
在这种情况下，你必须基于pcb去耦项目用整个瞬态电流来计算目标阻抗曲线，相当于电源路截止频率的最大的电流消耗。在vcc和vcchip电源路共享的例子中，你必须用vcc电源路的截止频率。如图3所示为核心电源去耦的截止频率的组合电源路的阻抗曲线。对于核心电源，用沿着bga的球或者过孔的（vcc+vcchip）的总电流得到阻抗曲线。那么你可以检查核对结果是否符合单个电源设计指导的目标阻抗。
基于同样的去耦项目与图4-a一样，图4-b所示为vcchip电源的阻抗曲线。但是，当得到这条曲线时，只有对于vcchip需要考虑电流消耗和bga过孔数。如图4-b所示，直到vcchip电源的截止频率，vcchip的阻抗曲线都达到了目标阻抗。
最终的去耦项目必须达到各自目标阻抗的频率。如果存在一些特殊的违反设计目标的情况，可以尽量小的调整以优化去耦项目。
遇到类似的情况，可以根据vcc和vcchip的例子对任何供电电源组合进行优化。
在一块pcb板上，当有多个fpga需要从同一个电源供电时，你可以使用相似的方法来应对这种情况。对于设计低频解决方案一定要用芯片的总电流消耗，对于高频解决方案设计，一定要用其中一个芯片的电流消耗。你可以使用同样数目的电容给其他芯片在高频情况时去耦。
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图1 最佳的和最差的电容布局
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图2 最佳的和最差的电容布局
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因此，对于电源设计情况，在bga过孔处使用最高截止频率去耦是不适用的。如图3所示的是vcc、vcchip电源路组合阻抗曲线不符合目标阻抗的情况，相当于不符合vcchip的截止频率去耦，这是因为去耦电容效果被限制了。
图3 vcchip的截止频率阻抗曲线
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