基于FPGA的高速PCB的设计
随着现场可编程门阵列(fpga)已发展成为真正的可编程系统级芯片，利用这些芯片设计印制电路板(pcb)的任务变得愈加复杂。要完全实现fpga 的功能，需要对pcb 板进行精心设计。
采用高速fpga 进行设计时，在板开发之前和开发期间对若干设计问题进行考虑是十分重要的。由于i/o 的信号的快速切换会导致噪声产生、信号反射、串扰、emi 问题，所以设计时必须注意：
（一）电源过滤和分布
所有电路板和器件上干净、平台分布电源vcc 可以减少系统噪声。
滤除由供电源处产生的低频（ 4 × tpd
分布线：tr 2s 以最小化串扰；
2.在信号离开器件后，尽可能的靠近两条差分信号对，最小化信号反射；
3.在两条差分信号对的整个走线过程中保持恒定的距离；
4.保持两条差分信号对的走线长度一致，最小化偏斜和相位差异；
5.避免使用过孔，最小化匹配阻抗和感应系数。
（五）阻抗匹配和终端设计
为了消除信号反射，源阻抗zs 必须等于走线阻抗zo，也必须等于负载阻抗zl。负载阻抗通常会高于走线阻抗，走线阻抗高于源阻抗。为了消除信号反射，串入或者并入一些电阻达到zl 或zs 与zo 相匹配。
并行方式很多，下面介绍常用的串行匹配方式。串行匹配电阻主要是为了削弱次级反射。经验值推荐为33 欧姆。例如我们常在时钟信号的走线上串入一个33 欧姆的电阻。
（六）串扰
串扰是指并行走线之间有害的耦合。两种类型的串扰：前向（电容性的）和后向（感应性的）。前向串扰主要是由于两个长的并行信号之间的相互电容导致，其中一个信号跳变时会影响另一个信号线。后向串扰常发生在磁性区域，其中
一个信号对另一个信号的影响。
下图是并行走线的长度与串扰程度的关系。
为了有效减低并行走线间的串扰，必须保证两个并行走线的信号的中心距离大于4 倍的走线宽度，如下图。
此外，如果它们之间的走线距离无法得到保证，那么拉近地面与并行走线信号间的距离也可以有效削弱串扰的影响。下面是不同的地平面与信号间的距离对信号串扰的影响程度。
（七）emi 问题和调试
印制电路板引起的电磁干扰与电流或电压随时间的变化，以及电路的串联电感直接成比例。高效的电路板设计有可能把emi 最小化，但不一定完全消除。消除“入侵者”或“热”信号，以及适当参考接地平面发送信号，也有助于减少emi。最后，采用当今市场很常见的表面贴装元件也是减少emi 的一种方法。
调试和测试复杂的高速pcb 设计已越来越困难，因为某些传统的板调试方法， 比如测试探针和“ 针床式(bed-of-nails)”测试仪，可能不适用于这些设计。这种新型的高速设计可以利用具有系统内编程功能的jtag 测试工具和fpga 可能带有的内建自测试功能。设计人员应该使用相同的指导方针来设置jtag 测试时钟输入(tck)信号作为系统时钟。此外，把一个器件的测试数据输出和另一个器件的测试数据输入之间的jtag 扫描链线迹长度减至最短也是相当重要的。
上述几点结合起来就可以实现一个具有稳定的可制造性的可靠设计。所有这些因素的仔细考量，加上正确的仿真和分析，就可以把电路板原型中发生意外的可能性降至最小，并将有助于减轻电路板开发项目的压力。
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