浅谈VHDL/Verilog的可综合性以及对初学者的一些建议
最近在写代码的时候总是在思考，我写的这个能被综合吗？总是不放心，或是写完了综合的时候出问题，被搞的非常烦恼，虽然看了一些书，比如对组合逻辑用阻塞赋值，时序用非阻塞赋值，延时不能被综合等等，但是没有一本能完全将清楚所有的问题！今天无意中看到这篇文章，看来对于是否可综合依然是要靠经验判断！希望有一天能对常用的综合问题有个细致的了解！
一、hdl不是硬件设计语言
过去笔者曾碰到过不少vhdl或verilog hdl的初学者问一些相似的问题，诸如如何实现除法、开根号，如何写循环语句等等。在这个论坛上，也时常能看到一些网友提出这一类的问题。
对于这些问题，首先要明确的是vhdl和veriglog并非是针对硬件设计而开发的语言，只不过目前被我们用来设计硬件。hdl是hardware description language的缩写，正式中文名称是“硬件描述语言”。也就是说，hdl并不是“硬件设计语言(hardware design language)”。别看只差这一个单词，正是这一个单词才决定了绝大部分电路设计必须遵循rtl的模式来编写代码，而不能随心所欲得写仅仅符合语法的hdl代码。
二、hdl的来历
之所以是“硬件描述语言”，要从hdl的来历说起。
vhdl于1980年开始在美国国防部的指导下开发，完成于1983年，并于1987年成为ieee的标准。当初开发这种语言，是出于美国国防部采购电子设备的需要。美军的装备采购自私人企业，时常要面对这样一种风险：如果某种武器大量装备部队，而其中某个零件的供应商却在几年后倒闭了，那这种武器的再生产、维修和保养都会出现大问题。而电子设备、尤其是集成电路的内部结构较为复杂，若出现前面所说的情况要找其他公司生产代用品非常困难。于是美国防部希望供应商能以某种形式留下其产品的信息，以保证一旦其破产后能由其他厂商迅速生产出代用品。
显然，当初的设计文档显然是不能交出来的，这在美国会涉及商业机密和知识产权问题。于是美国防部就想出了一种折衷的方法——描述硬件的语言，也就是vhdl。通过vhdl，供应商要把自己生产的集成电路芯片的行为描述出来：比如说，加了什么样的信号后过多少时间它能输出什么等等。这样，如果有必要让其他厂商生产代用品，他们只需照着vhdl文档，设计出行为与其相同的芯片即可。这样的代用品相当于是新厂商在不了解原产品结构的情况下独立设计的，所以不太会涉及知识侵权。
verilog hdl也形成于差不多的年代，是由gateway design automation公司大约在1983年左右开发的。其架构同vhdl相似，但主要被用来进行硬件仿真。或许私人公司更注重实用，verilog要比vhdl简洁得多。
由此可见，这两种最流行的用于电路设计的语言，没有一种是为了设计硬件而开发的(更何况80年代还没有现在的那些功能强大的eda软件呢)。因此，当初制订hdl语言标准的时候，并没有考虑这些代码如何用硬件来实现。换句话说，有些代码写起来简单，实现起来却可能非常复杂，或者几乎不可能实现。
三、hdl代码的可综合性
现在回到最初的问题上。为什么诸如除法、循环之类的hdl代码总是会出错？
由上一部分可知，任何符合hdl语法标准的代码都是对硬件行为的一种描述，但不一定是可直接对应成电路的设计信息。行为描述可以基于不同的层次，如系统级，算法级，寄存器传输级(rtl)、门级等等。以目前大部分eda软件的综合能力来说，只有rtl或更低层次的行为描述才能保证是可综合的。而众多初学者试图做的，却是想让软件去综合算法级或者更加抽象的硬件行为描述。
比如说，要想实现两个变量相除的运算，若在代码中写下c=a/b，你将会发现只有一些模拟软件在前仿真中能正确执行这句代码，但几乎任何软件都不能将其综合成硬件。不要怪软件太笨。试想一下，如果我们自己笔算除法是怎么做的？从高位到低位逐次试除、求余、移位。试除和求余需要减法器，商数和余数的中间结果必须有寄存器存储；而此运算显然不能在一个时钟周期里完成，还需要一个状态机来控制时序。一句简单的c=a/b同所有这些相比显得太抽象，对于只能接受rtl或更低层次描述的eda软件来说确实太难实现。而如果代码是类似于(verilog)
always @(posedge clk)
cb)?c这样的运算一定可以综合。而除法、开根、对数等等较复杂的运算，必须通过一定的算法实现，没有直观简单的实现方法，则可以判断那些计算式是不能综合的，必须按它们的算法写出更具体的代码才能实现。此外，硬件无法支持的行为描述，当然也不能被综合(比如想在fpga上实现ddr内存那样的双延触发逻辑，代码很容易写，但却不能实现)。
不过，这样的判断标准非常主观模糊，遇到具体情况还得按设计人员自己的经验来判断。如果要一个相对客观的标准，一般来说：在rtl级的描述中，所有逻辑运算和加减法运算、以及他们的有限次组合，基本上是可综合的，否则就有无法综合的可能性。当然，这样的标准仍然有缺陷，更况且eda的技术也在不断发展，过去无法综合的代码或许将来行，某些软件不支持的代码换个软件或许行。比如固定次数的循环，含一个常数参数的乘法运算等等，有些eda软件支持对它们的综合，而有些软件不行。
所以，正确的判断仍然要靠实践来积累经验。当你可以较准确判断代码的可综合性的时候，你对hdl的掌握就算完全入门了。
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对于这些问题，首先要明确的是vhdl和veriglog并非是针对硬件设计而开发的语言，只不过目前被我们用来设计硬件。hdl是hardware description language的缩写，正式中文名称是“硬件描述语言”。也就是说，hdl并不是“硬件设计语言(hardware design language)”。别看只差这一个单词，正是这一个单词才决定了绝大部分电路设计必须遵循rtl的模式来编写代码，而不能随心所欲得写仅仅符合语法的hdl代码。
二、hdl的来历
之所以是“硬件描述语言”，要从hdl的来历说起。
vhdl于1980年开始在美国国防部的指导下开发，完成于1983年，并于1987年成为ieee的标准。当初开发这种语言，是出于美国国防部采购电子设备的需要。美军的装备采购自私人企业，时常要面对这样一种风险：如果某种武器大量装备部队，而其中某个零件的供应商却在几年后倒闭了，那这种武器的再生产、维修和保养都会出现大问题。而电子设备、尤其是集成电路的内部结构较为复杂，若出现前面所说的情况要找其他公司生产代用品非常困难。于是美国防部希望供应商能以某种形式留下其产品的信息，以保证一旦其破产后能由其他厂商迅速生产出代用品。
显然，当初的设计文档显然是不能交出来的，这在美国会涉及商业机密和知识产权问题。于是美国防部就想出了一种折衷的方法——描述硬件的语言，也就是vhdl。通过vhdl，供应商要把自己生产的集成电路芯片的行为描述出来：比如说，加了什么样的信号后过多少时间它能输出什么等等。这样，如果有必要让其他厂商生产代用品，他们只需照着vhdl文档，设计出行为与其相同的芯片即可。这样的代用品相当于是新厂商在不了解原产品结构的情况下独立设计的，所以不太会涉及知识侵权。
verilog hdl也形成于差不多的年代，是由gateway design automation公司大约在1983年左右开发的。其架构同vhdl相似，但主要被用来进行硬件仿真。或许私人公司更注重实用，verilog要比vhdl简洁得多。
由此可见，这两种最流行的用于电路设计的语言，没有一种是为了设计硬件而开发的(更何况80年代还没有现在的那些功能强大的eda软件呢)。因此，当初制订hdl语言标准的时候，并没有考虑这些代码如何用硬件来实现。换句话说，有些代码写起来简单，实现起来却可能非常复杂，或者几乎不可能实现。
三、hdl代码的可综合性
现在回到最初的问题上。为什么诸如除法、循环之类的hdl代码总是会出错？
由上一部分可知，任何符合hdl语法标准的代码都是对硬件行为的一种描述，但不一定是可直接对应成电路的设计信息。行为描述可以基于不同的层次，如系统级，算法级，寄存器传输级(rtl)、门级等等。以目前大部分eda软件的综合能力来说，只有rtl或更低层次的行为描述才能保证是可综合的。而众多初学者试图做的，却是想让软件去综合算法级或者更加抽象的硬件行为描述。
比如说，要想实现两个变量相除的运算，若在代码中写下c=a/b，你将会发现只有一些模拟软件在前仿真中能正确执行这句代码，但几乎任何软件都不能将其综合成硬件。不要怪软件太笨。试想一下，如果我们自己笔算除法是怎么做的？从高位到低位逐次试除、求余、移位。试除和求余需要减法器，商数和余数的中间结果必须有寄存器存储；而此运算显然不能在一个时钟周期里完成，还需要一个状态机来控制时序。一句简单的c=a/b同所有这些相比显得太抽象，对于只能接受rtl或更低层次描述的eda软件来说确实太难实现。而如果代码是类似于(verilog)
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